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| 講演抄録／キーワード | ||
| 講演名 | 2016-11-28 13:35 Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー ○寺田万理・増子 駿・小平行秀（会津大）  VLD2016-48 DC2016-42 |
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| 抄録 | （和） | 近年，様々な分野でFPGAでの回路実装が用いられている．これまでに，より高速な回路を実現するために，クロック信号を各レジスタに異なるタイミングで分配することを許容する一般同期式回路をXilinx社のFPGAに実装するための設計フローが提案された．しかし，既存手法では動作する一般同期式回路を得るために余分なマージンを付加する場合があり，高速化が不十分である．また，既存手法のフローの入力として与えられる回路はゲートレベル記述であるため，実用的ではない．そこで本稿では，既存手法を改善し，Xilinx社のFPGAに対して，回路部分変更機能を用いてクロック回路のみを変更し，余分なマージンを付加せずに高速動作する一般同期式回路を実装し，RTL記述から一般同期式回路を実装するための設計フローを提案し，計算機実験で提案手法の効果を確認する． |
| （英） | Recently, the logic circuits are implemented to FPGA in many fields. To achieve faster circuits, a design flow to implement general-synchronous circuits that allow to distribute the clock signal at different timings to the registers in FPGA produced by Xilinx has been proposed.However, since the excess margins are often added to work the general-synchronous circuits correctly in the existing method, the performance improvement by the existing method is not enough.Furthermore, in the existing method, since circuits given as the inputs of the flow are represented in gate-level, it is not practical.In this paper, to improve the existing method, we propose a design flow to implement the general-synchronous circuits to FPGA produced by Xilinx by using the engineering change order without adding the excess margins from the RTL representation.Experiment shows the effectiveness of the proposed method. |
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| キーワード | （和） | Xilinx FPGA / 部分変更機能 / 一般同期方式 / / / / / |
| （英） | Xilinx FPGA / engineering change order / general-synchronous framework / / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 330, VLD2016-48, pp. 25-30, 2016年11月. | |
| 資料番号 | VLD2016-48 | |
| 発行日 | 2016-11-21 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-48 DC2016-42 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE |
| 開催期間 | 2016-11-28 - 2016-11-30 |
| 開催地（和） | 立命館大学大阪いばらきキャンパス |
| 開催地（英） | Ritsumeikan University, Osaka Ibaraki Campus |
| テーマ（和） | デザインガイア2016 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2016 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE |
| 本文の言語 | 日本語 |
| タイトル（和） | Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー |
| サブタイトル（和） | |
| タイトル（英） | Implementation Flow of General-Synchronous Circuits from RTL Representation for Xilinx FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Xilinx FPGA / Xilinx FPGA |
| キーワード(2)（和/英） | 部分変更機能 / engineering change order |
| キーワード(3)（和/英） | 一般同期方式 / general-synchronous framework |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 寺田 万理 / Manri Terada / テラダ マンリ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 第2著者 氏名（和/英/ヨミ） | 増子 駿 / Hayato Mashiko / マシコ ハヤト |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 第3著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第3著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-11-28 13:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-48, DC2016-42 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.330(VLD), no.331(DC) |
| ページ範囲 | pp.25-30 |
| ページ数 | 6 |
| 発行日 | 2016-11-21 (VLD, DC) |
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