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| 講演抄録／キーワード | ||
| 講演名 | 2016-11-28 15:30 PLC命令列の高位合成によるハードウェア化 ○石垣良樹・田中 佑・藤枝直輝・市川周一（豊橋技科大）  RECONF2016-43 |
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| 抄録 | （和） | 知的財産保護のため，プログラマブルロジックコントローラ（PLC）の命令列を 保護・隠蔽する技術が求められており，命令列のハードウェア化はその1つである． 本稿では，Vivado HLS を用いた高位合成によってPLC命令列をハードウェア化し，実装・評価を行った． Vivado HLS は指示句を与えることによって生成する回路を制御可能である． いくつかの回路を生成し，指示句なしの回路と比較した結果， 実行時間はパイプライン化によって最大で 2 % 減少し， 回路規模は演算器共有によって最大で 44 % 減少した． |
| （英） | The hardware implementation of instruction sequence is a method to conceal and to protect the intellectual property. In this study, PLC instructions are synthesized, implemented, and evaluated with Xilinx FPGA and Vivado HLS. The derived designs can be controlled by the directives of Vivado HLS. The reduction of latency was maximally 2% with pipelining, while the logic scale was reduced to 56% of the original by sharing arithmetic units. |
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| キーワード | （和） | プログラマブルロジックコントローラ / PLC / 高位合成 / HLS / ハードウェア化 / FPGA / / |
| （英） | Programmable Logic Controller / High Level Synthesis / Hardware Implementation / FPGA / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 332, RECONF2016-43, pp. 19-24, 2016年11月. | |
| 資料番号 | RECONF2016-43 | |
| 発行日 | 2016-11-21 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2016-43 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE |
| 開催期間 | 2016-11-28 - 2016-11-30 |
| 開催地（和） | 立命館大学大阪いばらきキャンパス |
| 開催地（英） | Ritsumeikan University, Osaka Ibaraki Campus |
| テーマ（和） | デザインガイア2016 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2016 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2016-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE |
| 本文の言語 | 日本語 |
| タイトル（和） | PLC命令列の高位合成によるハードウェア化 |
| サブタイトル（和） | |
| タイトル（英） | Hardware implementation of PLC Instructions by high level synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | プログラマブルロジックコントローラ / Programmable Logic Controller |
| キーワード(2)（和/英） | PLC / High Level Synthesis |
| キーワード(3)（和/英） | 高位合成 / Hardware Implementation |
| キーワード(4)（和/英） | HLS / FPGA |
| キーワード(5)（和/英） | ハードウェア化 / |
| キーワード(6)（和/英） | FPGA / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 石垣 良樹 / Ishigaki Yoshiki / イシガキ ヨシキ |
| 第1著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) toyohashi university of technology (略称： TUT) |
| 第2著者 氏名（和/英/ヨミ） | 田中 佑 / Tanaka Tasuku / タナカ タスク |
| 第2著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) toyohashi university of technology (略称： TUT) |
| 第3著者 氏名（和/英/ヨミ） | 藤枝 直輝 / Fujieda Naoki / フジエダ ナオキ |
| 第3著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) toyohashi university of technology (略称： TUT) |
| 第4著者 氏名（和/英/ヨミ） | 市川 周一 / Ichikawa Shuichi / |
| 第4著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) toyohashi university of technology (略称： TUT) |
| 講演者 | 第1著者 |
| 発表日時 | 2016-11-28 15:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2016-43 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.332 |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2016-11-21 (RECONF) |
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