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| 講演抄録／キーワード | ||
| 講演名 | 2017-01-24 13:30 多重ループの動的挙動解析のためのループブロックを導入したパスプロファイラの実現 ○菊池祐貴・大津金光・馬場敬信・横田隆史・大川 猛（宇都宮大）  VLD2016-85 CPSY2016-121 RECONF2016-66 |
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| 抄録 | （和） | 近年，特徴の異なる複数のコアアーキテクチャを同一チップ上に混載した，ヘテロジニアスマルチコアプロセッサが普及しつつある．特徴の異なるコアを有効に活用して最適な並列処理を実現するためには，並列化の対象となるプログラムの静的および動的な特性を把握することが必要である．特に，より効率的な並列処理を実現するためには動的情報の把握は必要不可欠である．そこで我々はこれまでに，ループに対してより有効な並列化を行うためのプロファイル情報を取得可能なパスプロファイラを開発した．しかし，これまでは多重ループを解析する場合に最内ループ以外の解析が困難であった．この課題を解決し，多重ループの各階層を対象とした解析を行えるようにするために，ループブロックを導入する．本稿では，多重ループの解析を可能にしたプロファイラの実現方法について述べ，動作検証の結果について述べる． |
| （英） | Recently, heterogeneous multi-core processer is spreading. We should exactly understand both static and dynamic behavior of target programs for realizing effective parallel processing according to core with various characteristics. In particular, the acquisition of dynamic information is indispensable to realize effective parallel processing. We have developed a path profiler which can acquire profile information to realizing effective parallel processing for a loop. However, when the former profiler analyzes nested loops, there is a problem that the analysis except the most inner loop had difficult. It is possible for path profiler by the analysis for each hierarchy for nested loops by introducing a loop block. In this paper, we show the implementation of our profiler, and the operation of the profiler. |
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| キーワード | （和） | 動的挙動解析 / ループブロック / ヘテロジニアスマルチコア / パスプロファイラ / / / / |
| （英） | dynamic behavior analysis / loop block / heterogeneous multi-core / / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 416, CPSY2016-121, pp. 103-108, 2017年1月. | |
| 資料番号 | CPSY2016-121 | |
| 発行日 | 2017-01-16 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-85 CPSY2016-121 RECONF2016-66 |
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| 研究会情報 | |
| 研究会 | CPSY RECONF VLD IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2017-01-23 - 2017-01-25 |
| 開催地（和） | 慶大日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio Univ. |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2017-01-CPSY-RECONF-VLD-SLDM-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 多重ループの動的挙動解析のためのループブロックを導入したパスプロファイラの実現 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of Path Profiler Using Loop Block for Dynamic Behavior Analysis of Nested Loops |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動的挙動解析 / dynamic behavior analysis |
| キーワード(2)（和/英） | ループブロック / loop block |
| キーワード(3)（和/英） | ヘテロジニアスマルチコア / heterogeneous multi-core |
| キーワード(4)（和/英） | パスプロファイラ / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 菊池 祐貴 / Yuki Kikuchi / ユウキ キクチ |
| 第1著者 所属（和/英） | 宇都宮大学 (略称： 宇都宮大) Utsunomiya University (略称： Utsunomiya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大津 金光 / Kanemitsu Ootsu / カネミツ オオツ |
| 第2著者 所属（和/英） | 宇都宮大学 (略称： 宇都宮大) Utsunomiya University (略称： Utsunomiya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 馬場 敬信 / Takanobu Baba / タカノブ ババ |
| 第3著者 所属（和/英） | 宇都宮大学 (略称： 宇都宮大) Utsunomiya University (略称： Utsunomiya Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 横田 隆史 / Takashi Yokota / タカシ ヨコタ |
| 第4著者 所属（和/英） | 宇都宮大学 (略称： 宇都宮大) Utsunomiya University (略称： Utsunomiya Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 大川 猛 / Takeshi Ohkawa / タケシ オオカワ |
| 第5著者 所属（和/英） | 宇都宮大学 (略称： 宇都宮大) Utsunomiya University (略称： Utsunomiya Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-01-24 13:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | VLD2016-85, CPSY2016-121, RECONF2016-66 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.415(VLD), no.416(CPSY), no.417(RECONF) |
| ページ範囲 | pp.103-108 |
| ページ数 | 6 |
| 発行日 | 2017-01-16 (VLD, CPSY, RECONF) |
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