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| 講演抄録／キーワード | ||
| 講演名 | 2017-02-21 14:25 到達不能状態を用いたSATベース順序回路のテスト不能故障判定法 ○二関森人・細川利典（日大）・吉村正義（京都産大）・新井雅之（日大）・四柳浩之・橋爪正樹（徳島大）  DC2016-79 |
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| 抄録 | （和） | スキャン設計回路は，ハードウェアオーバヘッドやテスト実行時間の増加が課題として挙げられている．上述の課題を解決するために，非スキャンベースでのテスト生成が求められている．しかしながら，非スキャンベースでの順序回路のテスト生成では，高い故障検出効率を得ることが困難であり，特にテスト不能故障判定に多大な時間を必要とする．そのため，テスト生成時間を削減するために，テスト生成前にあらかじめテスト不能故障を判定する手法が提案されている．本論文では，SATを用いて数個のフリップフロップの状態が到達不能状態かを判定する手法を提案し，その到達不能状態と時間展開モデルを用いたテスト不能故障判定法を提案する．既存の順序回路のテスト不能故障判定法と提案手法を組み合わせて，ISCAS’89ベンチマーク回路にテスト不能故障を判定し，その数を評価する． |
| （英） | Scan design has problems such as large hardware overhead and long test application time. Non-scan based test generation is required to resolve the above mentioned problems. However, it is hard to achieve high fault efficiency using non-scan based test generation and an untestable fault identification is especially time-consuming. Therefore, untestable fault identification methods before test generation have been proposed to reduce test generation time. In this paper, an unreachable state identification method, which identifies whether states on a few flip-flops are justified using SAT, is proposed and an untestable fault identification method is proposed using the unreachable states and time expansion models. Untestable faults are identified by applying the combination of conventional methods and our proposed method to ISCAS’89 benchmark circuits, and the number of untestable faults is evaluated. | |
| キーワード | （和） | 順序回路 / テスト不能故障 / 到達不能状態 / 時間展開モデル / / / / |
| （英） | sequential circuits / untestable faults / unreachable states / time expansion models / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 466, DC2016-79, pp. 29-34, 2017年2月. | |
| 資料番号 | DC2016-79 | |
| 発行日 | 2017-02-14 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2016-79 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2017-02-21 - 2017-02-21 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2017-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 到達不能状態を用いたSATベース順序回路のテスト不能故障判定法 |
| サブタイトル（和） | |
| タイトル（英） | An Untestable Fault Identification Method for Sequential Circuits Based on SAT Using Unreachable States |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 順序回路 / sequential circuits |
| キーワード(2)（和/英） | テスト不能故障 / untestable faults |
| キーワード(3)（和/英） | 到達不能状態 / unreachable states |
| キーワード(4)（和/英） | 時間展開モデル / time expansion models |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 二関 森人 / Morito Niseki / ニセキ モリト |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 吉村 正義 / Msayoshi Yoshimura / ヨシムラ マサヨシ |
| 第3著者 所属（和/英） | 京都産業大学 (略称： 京都産大) Kyoto Sangyo University (略称： Kyoto Sangyo Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 新井 雅之 / Masayuki Arai / アライ マサユキ |
| 第4著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第5著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシヅメ マサキ |
| 第6著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2017-02-21 14:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2016-79 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.466 |
| ページ範囲 | pp.29-34 |
| ページ数 | 6 |
| 発行日 | 2017-02-14 (DC) |
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