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講演抄録/キーワード
講演名 2017-08-09 14:35
単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた要素回路設計
畑中湧貴松井裕一田中雅光佐野京佑藤巻 朗名大)・石田浩貴小野貴継井上弘士九大SCE2017-17 エレソ技報アーカイブへのリンク:SCE2017-17
抄録 (和) 我々は CMOS マイクロプロセッサの性能を凌駕することを最終目的とし、高スループットな単一磁束 量子(RSFQ)マイクロプロセッサの開発に着手した。これまでに実証されてきた RSFQ マイクロプロセッサのデー タ処理方式にはビットシリアル処理が用いられており、スループット性能は限定されたものとなっていた。データ 処理方式にビットパラレル処理を用い、論理ゲートごとにパイプラインを構成する、ゲートレベルパイプライン構 造を採用することで、ワード長によらず格段に優れたスループット性能が期待される。本研究では、要素回路のう ち最も回路規模が大きく、タイミング設計が困難な、データパスの高周波動作の評価を行うことで、ビットパラレ ル RSFQ マイクロプロセッサの実現可能性を示すことに取り組んだ。データパスを構成するアダーとレジスタファ イルの高周波動作試験を行った結果、目標動作周波数である 30 GHz において、バイアス電圧に対し 25%の動作余 裕度を確認した。また、データパスの詳細設計を行い、論理シミュレーションによる高周波動作の評価を行った結 果、30 GHz において同程度の動作余裕度を確認することができた。ただし、低バイアス電圧領域における動作に課 題が残る結果となり、より安定な動作を得るためにタイミング設計の見直しが必要であると考えられる。 
(英) We have started development of high-throughput rapid single-flux-quantum (RSFQ) microprocessors with the aim of higher performance than CMOS microprocessors. The throughput performance was limited in bit-serial processing, which was employed in the RSFQ microprocessors demonstrated so far. We can expect significant improvement in performance independently from word lengths by introducing bit-parallel processing and gate-level-pipelined structure, in which pipeline processing is formed by logic gate. In this study, we aimed to prove the feasibility of bit-parallel RSFQ microprocessors, by evaluating high-frequency operation of datapath, which is the largest, most challenging component in timing design. The high-speed tests of an adder and register file, which compose the datapath, showed bias margins of 25% at the target frequency, 30 GHz. We also designed detailed datapath, and obtained the comparable bias margin at 30 GHz by logic simulation. However, the result revealed the unstable operation at lower bias region, and indicates that we need review of timing design.
キーワード (和) RSFQ回路 / マイクロプロセッサ / ゲートレベルパイプライン / ビットパラレル処理 / / / /  
(英) RSFQ circuit / Microprocessor / Gate-level-pipeline / Bit-parallel processing / / / /  
文献情報 信学技報, vol. 117, no. 171, SCE2017-17, pp. 37-42, 2017年8月.
資料番号 SCE2017-17 
発行日 2017-08-02 (SCE) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード SCE2017-17 エレソ技報アーカイブへのリンク:SCE2017-17

研究会情報
研究会 SCE  
開催期間 2017-08-09 - 2017-08-10 
開催地(和) 名古屋大学(東山キャンパス) 
開催地(英) Nagoya Univ. (Higashiyama Campus) 
テーマ(和) 信号処理基盤技術及びその応用、一般 
テーマ(英) Signal processing technologies and their applications, etc. 
講演論文情報の詳細
申込み研究会 SCE 
会議コード 2017-08-SCE 
本文の言語 日本語 
タイトル(和) 単一磁束量子ゲートレベルパイプラインマイクロプロセッサに向けた要素回路設計 
サブタイトル(和)  
タイトル(英) Design of Component Circuits for Rapid Single-Flux-Quantum Gate-Level-Pipelined Microprocessors 
サブタイトル(英)  
キーワード(1)(和/英) RSFQ回路 / RSFQ circuit  
キーワード(2)(和/英) マイクロプロセッサ / Microprocessor  
キーワード(3)(和/英) ゲートレベルパイプライン / Gate-level-pipeline  
キーワード(4)(和/英) ビットパラレル処理 / Bit-parallel processing  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 畑中 湧貴 / Yuki Hatanaka / ハタナカ ユウキ
第1著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第2著者 氏名(和/英/ヨミ) 松井 裕一 / Yuichi Matsui / マツイ ユウイチ
第2著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第3著者 氏名(和/英/ヨミ) 田中 雅光 / Masamitsu Tanaka / タナカ マサミツ
第3著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第4著者 氏名(和/英/ヨミ) 佐野 京佑 / Kyosuke Sano / サノ キョウスケ
第4著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第5著者 氏名(和/英/ヨミ) 藤巻 朗 / Akira Fujimaki / フジマキ アキラ
第5著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第6著者 氏名(和/英/ヨミ) 石田 浩貴 / Koki Ishida / イシダ コウキ
第6著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第7著者 氏名(和/英/ヨミ) 小野 貴継 / Takatsugu Ono / オノ タカツグ
第7著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
第8著者 氏名(和/英/ヨミ) 井上 弘士 / Koji Inoue / イノウエ コウジ
第8著者 所属(和/英) 九州大学 (略称: 九大)
Kyushu University (略称: Kyushu Univ.)
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講演者
発表日時 2017-08-09 14:35:00 
発表時間 25 
申込先研究会 SCE 
資料番号 SCE2017-17 
巻番号(vol) 117 
号番号(no) no.171 
ページ範囲 pp.37-42 
ページ数
発行日 2017-08-02 (SCE) 


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