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講演抄録/キーワード
講演名 2017-09-26 14:20
Pythonの高位合成によるRISC-Vの試作
鈴木量三朗片岡啓明シンビーRECONF2017-36
抄録 (和) FPGA をとりまく環境はこの10 年で急速に変化し要求されるアプリケーションも多岐にわたるようになった。そのため抽象度の高い設計方法を可能とするHLS コンパイラが不可欠となっている。我々はすでにPython をベースにしたHLS コンパイラであるPolyphony を使っての抽象度の高い開発方法を提案している。

本論文では、並列処理を、Polyphony によるRISC-V の複数の実装例を示す。並列性を記述可能な独自の表現であるWorker とQueue というメッセージ・パッシングを可能とする機構により、クロック・レベルのタイミングのコントロールをもたないHLS コンパイラでもパイプラインをシミュレートし評価することが出来ることを示す。

また、メッセージ・パッシング方式においてはパイプライン方式とは異なるアプローチでの並列システムの構築方法が可能であり、抽象度の高い議論ができることを示す。これらの並列処理は実行順が規則正しい演算において有効であり、本コンパイラの将来的な最適化が進めば、HLS コンパイラで行列の高速演算等に応用可
能であることを示唆する。 
(英) During the last decade, the environment of field-programmable gate array (FPGA) development has changed rapidly, and the complexity of applications is increasing every year. As a result, design methodologies with higher levels of abstraction are required for both synthesis and verification processes, and high-level synthesis (HLS) compilers have become essential to support such methodologies. We have already shown a design methodology with a high level of abstraction that uses Polyphony, which is a Python-based HLS compiler.

In this paper, we present different scenarios written in a Python-based HLS language for implementing RISC-V. By using workers, queues and ports of a message-passing mechanism, an HLS compiler with no control over clock-level timing can simulate and evaluate a pipelining architecture such as RISC-V. This high-abstraction-level methodology results in expedited development and enhanced readability. Designers can then develop complex systems with FPGAs by building processors in an HLS language that has no inherent expressions to control clock-level timing. What all this suggests is that, with further optimized compilers, building high-performance systems for stream-processing in an HLS language may be achieved in the near future.
キーワード (和) FPGA / Python / HLS / RISC-V / / / /  
(英) FPGA / Python / HLS / RISC-V / / / /  
文献情報 信学技報, vol. 117, no. 221, RECONF2017-36, pp. 81-86, 2017年9月.
資料番号 RECONF2017-36 
発行日 2017-09-18 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
査読に
ついて
本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります.
PDFダウンロード RECONF2017-36

研究会情報
研究会 RECONF  
開催期間 2017-09-25 - 2017-09-26 
開催地(和) (株)ドワンゴ 
開催地(英) DWANGO Co., Ltd. 
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2017-09-RECONF 
本文の言語 日本語 
タイトル(和) Pythonの高位合成によるRISC-Vの試作 
サブタイトル(和)  
タイトル(英) Implementing RISC-V with a Python-Based High-Level Synthesis Compiler 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) Python / Python  
キーワード(3)(和/英) HLS / HLS  
キーワード(4)(和/英) RISC-V / RISC-V  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 鈴木 量三朗 / Ryouzaburo Suzuki / スズキ リョウザブロウ
第1著者 所属(和/英) 有限会社シンビー (略称: シンビー)
Sinby Corporation (略称: Sinby)
第2著者 氏名(和/英/ヨミ) 片岡 啓明 / Hiroaki Kataoka / カタオカ ヒロアキ
第2著者 所属(和/英) 有限会社シンビー (略称: シンビー)
Sinby Corporation (略称: Sinby)
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講演者 第1著者 
発表日時 2017-09-26 14:20:00 
発表時間 25分 
申込先研究会 RECONF 
資料番号 RECONF2017-36 
巻番号(vol) vol.117 
号番号(no) no.221 
ページ範囲 pp.81-86 
ページ数
発行日 2017-09-18 (RECONF) 


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