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| 講演抄録／キーワード | ||
| 講演名 | 2017-11-06 15:20 コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法 ○武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大）  VLD2017-37 DC2017-43 |
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| 抄録 | （和） | 近年, VLSIのテストコスト増大に伴い，DFT設計を用いたテストパターン数削減手法が重要視されている．特に， VLSIの設計フローとの適合性とDFT適用箇所の探索時間の削減のために，レジスタ転送レベルでのDFT法が要求されている．本論文ではスキャンテストにおいて，可能な限り少数個のテストパターンでハードウェア要素の並列テストを可能にするための，レジスタ転送レベルテスト容易化設計法を提案する．提案手法はコントローラ拡大を用いて効率的なハードウェア要素の並列テストを可能とすることで，テスト圧縮の効率を高める．高位レベルのベンチマーク回路の実験結果は平均7.12%の面積オーバーヘッドでテストパターン数を平均33.47%削減したことを示す． |
| （英） | Recently, it is very important to reduce the number of test patterns by using design-for-testability (DFT) with the increase in test costs for very large scale integrated circuits (VLSI). Especially DFT methods to reduce the number of test patterns at register transfer level (RTL) are required for the adaptability of traditional VLSI design flows and the reduction of time to search DFT locations. In this paper, we propose a DFT method at RTL to enable hardware elements to be concurrently tested with as small number of test patterns as possible in scan testing. The proposed method enhances the effectiveness of test compaction by enable efficient concurrent testing for hardware elements based on controller augmentation. Experimental results on high-level benchmark circuits show that our proposed method reduced the number of test patterns by 33.47% with 7.12 % area overhead on average. | |
| キーワード | （和） | テストレジスタ割当て / テスト容易化設計 / コントローラ拡大 / 無効テスト状態 / テストスケジューリング / / / |
| （英） | test register assignment / design for testability / controller augmentation / invalid test states / test scheduling / / / | |
| 文献情報 | 信学技報, vol. 117, no. 274, DC2017-43, pp. 61-66, 2017年11月. | |
| 資料番号 | DC2017-43 | |
| 発行日 | 2017-10-30 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-37 DC2017-43 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM |
| 開催期間 | 2017-11-06 - 2017-11-08 |
| 開催地（和） | くまもと県民交流館パレア |
| 開催地（英） | Kumamoto-Kenminkouryukan Parea |
| テーマ（和） | デザインガイア2017 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2017 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2017-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法 |
| サブタイトル（和） | |
| タイトル（英） | A Test Register Assignment Method to Reduce the Number of Test Patterns at Register Transfer Level Using Controller Augmentation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テストレジスタ割当て / test register assignment |
| キーワード(2)（和/英） | テスト容易化設計 / design for testability |
| キーワード(3)（和/英） | コントローラ拡大 / controller augmentation |
| キーワード(4)（和/英） | 無効テスト状態 / invalid test states |
| キーワード(5)（和/英） | テストスケジューリング / test scheduling |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 武田 俊 / Shun Takeda / タケダ シュン |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第2著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第3著者 氏名（和/英/ヨミ） | 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ |
| 第3著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第4著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第4著者 所属（和/英） | 京都産業大学 (略称： 京都産大) Kyoto Sangyo University (略称： Kyoto Sangyo Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-11-06 15:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2017-37, DC2017-43 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.273(VLD), no.274(DC) |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2017-10-30 (VLD, DC) |
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