講演抄録/キーワード |
講演名 |
2017-11-07 09:50
Face-down積層型3次元FPGAの性能評価 ○明石啓司郎・尼崎太樹・趙 謙・飯田全広・久我守弘・末吉敏則(熊本大) RECONF2017-42 |
抄録 |
(和) |
次元FPGA(Field programmable Gate Array) は微細化とは異なる方法で集積度,遅延を改善するデバイスとして注目されている.しかし,従来の3D-FPGA の垂直配線に用いられるTSVs(Through-Silicon Vias) の面積オーバヘッドは大きく,TSV を配置する個数と実装面積にはトレードオフが存在する.本稿では提案した3D-FPGAの遅延,電力,面積の評価を行う.本評価より2 層の3D-FPGA は速度と電力に優れ,4 層の3D-FPGA は面積に関しては最良であることが分かった. |
(英) |
In recent years,Three-dimensional (3D) field-programmable gate arrays(FPGAs) are expected to offer higher logic density as well as improved delay in a method different from process shrinking.However, because through-silicon-vias (TSVs) for conventional 3D FPGA interlayer connections have a large area overhead,there is a trade-off between connectivity and small size.In this paper,we compare 2D-FPGA and the architecture that we proposed and evaluate delay,power and area.According to our results,a 2-layer 3D FPGA is excellent in speed and power, and a 4-layer 3D FPGA is best in terms of area. |
キーワード |
(和) |
3次元FPGA / Face-down積層 / Face-up積層 / / / / / |
(英) |
3D-FPGA / Face-down stacking / Face-up stacking / / / / / |
文献情報 |
信学技報, vol. 117, no. 279, RECONF2017-42, pp. 31-36, 2017年11月. |
資料番号 |
RECONF2017-42 |
発行日 |
2017-10-30 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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RECONF2017-42 |