| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2018-02-20 16:10 メモリベース再構成デバイスMRLDにおけるブリッジ接続故障のテスト方法 ○王 森レイ・小川達也・樋上喜信・高橋 寛（愛媛大）・佐藤正幸・勝 満徳（TRL）・関口象一（太陽誘電）  DC2017-87 |
|
| 抄録 | （和） | MRLD とは、メモリ機能も備える新しい再構成可能論理デバイスである。MRLD の基本要素となるMLUT（Multiple Look Up Table）は、複数の汎用メモリセルで構成され，隣接MLUT のアドレス線(A)とデータ線(D)をペーアで相互接続する構造となっている。本稿では、MRLD の高信頼化と歩留まり向上を目的とし，MLUT の配置配線を考慮したMLUT 間のAD 接続配線におけるブリッジ接続故障をテストする方法を提案する。また、論理シミュレーションによる提案法の有効性を確認した。 |
| （英） | MRLD is a promising alternative to FPGA with the benefits of low production cost, low power and small delay. In order to improve the yield and reliability of MRLD, in [6] we have developed the test approaches for detecting the interconnect faults including the stuck-at and bridge faults of MRLD. However, the test method for bridge faults of MRLD presented in [6] did not consider possible bridges between any interconnects in MRLD. Therefore, in this paper, we improve the test method of [6] for detecting the bridge faults between any interconnects that takes the Place-and-Route into account. The experimental results confirmed the effectiveness of the proposed test method. | |
| キーワード | （和） | 再構成論理 / MRLD / 信頼性 / 接続テスト / / / / |
| （英） | Reconfigurable Device / MRLD / FPGA / Reliability / Interconnect defects / Testing / / | |
| 文献情報 | 信学技報, vol. 117, no. 444, DC2017-87, pp. 61-66, 2018年2月. | |
| 資料番号 | DC2017-87 | |
| 発行日 | 2018-02-13 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2017-87 |
|
| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2018-02-20 - 2018-02-20 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2018-02-DC |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | メモリベース再構成デバイスMRLDにおけるブリッジ接続故障のテスト方法 |
| サブタイトル（和） | |
| タイトル（英） | Testing the Bridge Interconnect Fault for Memory based Reconfigurable Logic Device (MRLD) |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 再構成論理 / Reconfigurable Device |
| キーワード(2)（和/英） | MRLD / MRLD |
| キーワード(3)（和/英） | 信頼性 / FPGA |
| キーワード(4)（和/英） | 接続テスト / Reliability |
| キーワード(5)（和/英） | / Interconnect defects |
| キーワード(6)（和/英） | / Testing |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 王 森レイ / Senling Wang / オウ シンレイ |
| 第1著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 小川 達也 / Tatsuya Ogawa / オガワ タツヤ |
| 第2著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 樋上 喜信 / Yoshinobu Higami / ヒガミ ヨシノブ |
| 第3著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 高橋 寛 / Hiroshi Takahashi / タカハシ ヒロシ |
| 第4著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 佐藤 正幸 / Masayuki Sato / サトウ マサユキ |
| 第5著者 所属（和/英） | 株式会社TRL (略称： TRL) TRL Corp. (略称： TRL) |
| 第6著者 氏名（和/英/ヨミ） | 勝 満徳 / Mitsunori Katsu / カツ ミツノリ |
| 第6著者 所属（和/英） | 株式会社TRL (略称： TRL) TRL Corp. (略称： TRL) |
| 第7著者 氏名（和/英/ヨミ） | 関口 象一 / Shoichi Sekiguchi / セキグチ ショウイチ |
| 第7著者 所属（和/英） | 太陽誘電 (略称： 太陽誘電) TAIYOYUDEN (略称： TAIYOYUDEN) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-02-20 16:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2017-87 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.444 |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |
[研究会発表申込システムのトップページに戻る]