| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2018-02-20 09:55 コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法 ○竹内勇希・武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大）  DC2017-78 |
|
| 抄録 | （和） | VLSIのテストコストを削減するためには，テストパターン数を削減することが必要である．特に動的テスト圧縮の効率を高めるために，レジスタ転送レベルにおけるテスト容易化設計法が重要である．本論文では，実速度スキャンテストにおける遷移故障テストパターン数を削減するために，演算器並列テストのためのテストレジスタ割当て法を提案し，演算器並列テストを可能にするためのコントローラ拡大をテスト容易化設計として用いる．コントローラ拡大適用後の回路は演算器並列テストが可能なため，動的テスト圧縮の効率が高まることが期待できる．高位レベルのベンチマーク回路に対する実験結果は平均0.45%の面積オーバーヘッドでテストパターン数を7.35%削減したことを示す． |
| （英） | It is required to reduce the number of test patterns to reduce test cost for VLSIs. Especially, design-for-testability methods at register transfer level are important to enhance the efficiency of dynamic test compaction. In this paper, we propose a test register assignment method for concurrent operational unit testing to reduce the number of test patterns for transition faults on at-speed scan testing, and use controller augmentation as our design-for-testability method to enable the concurrent testing. It is expected that the efficiency of dynamic test compaction becomes high since concurrent operational unit testing can be executed for circuits which controller augmentation is applied. Experimental results for high-level benchmark circuits show that the number of test patterns was reduced by 7.35% with 0.45% rea overhead on average. | |
| キーワード | （和） | テストレジスタ割当て / コントローラ拡大 / 無効テスト状態 / テストスケジューリング / / / / |
| （英） | test register assignment / controller augmentation / invaild test states / test scheduling / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 444, DC2017-78, pp. 7-12, 2018年2月. | |
| 資料番号 | DC2017-78 | |
| 発行日 | 2018-02-13 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2017-78 |
|
| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2018-02-20 - 2018-02-20 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2018-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法 |
| サブタイトル（和） | |
| タイトル（英） | A Test Register Assignment Method for Operational Units to Reduce the Number of Test Patterns for Transition Faults Using Controller Augmentation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テストレジスタ割当て / test register assignment |
| キーワード(2)（和/英） | コントローラ拡大 / controller augmentation |
| キーワード(3)（和/英） | 無効テスト状態 / invaild test states |
| キーワード(4)（和/英） | テストスケジューリング / test scheduling |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 竹内 勇希 / Yuki Takeuchi / タケウチ ユウキ |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 武田 俊 / Shun Takeda / タケダ シュン |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第3著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ |
| 第4著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第5著者 所属（和/英） | 京都産業大学 (略称： 京都産大) Kyoto Sangyo University (略称： Kyoto Sangyo Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-02-20 09:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2017-78 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.444 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |
[研究会発表申込システムのトップページに戻る]