| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2018-02-28 13:55 ソース・コンパイラを用いた配線混雑改善の高位設計フロー ○立岡真人・金子峰雄（北陸先端大）  VLD2017-96 |
|
| 抄録 | （和） | 高位合成を用いる場合、最適化されたRTLを得るには入力コードの最適化が必要である。Cプログラ ム作成時に配線混雑を考慮するには物理情報が不足しているため配線混雑を考慮した高位合成入力モデル作成は困 難である。従来手法では高位合成出力 RTL を物理論理合成により配線混雑箇所を検出し、その情報から高位合成入 力モデルを修正することにより改善している。RTL から検出と高位合成入力モデル修正の作業のイタレーションが 発生する。本稿ではソース・コンパイラを用いて高位合成入力モデル上で配線混雑部の検出を行い、コード最適化 を行う高位設計フローを提案する。 |
| （英） | When we use a high level synthesis (HLS) tool, the optimization of input code is necessary for obtaining an optimized RTL. Especially routing congestion is difficult to resolve due to the lack of physical information in HLS phase. In conventional congestion aware high level design flows, routing congestion problems cannot be recognized before physically logic synthesis phase. When a routing congestion is found, it is necessary to modify the HLS input model written in SystemC or C/C++ in order to improve the RTL, and the repetition of improvement and correction of the HLS input model may degrade design productivity. In this paper, we propose a high-level design flow that performs code optimization by detecting the congested part on the high-level synthesis input model using the source code compiler. | |
| キーワード | （和） | 配線混雑 / SystemC / ソース・コンパイラ / 高位合成 / RTL / / / |
| （英） | routing congestion / SystemC / Source Compiler / high level synthesis / RTL / / / | |
| 文献情報 | 信学技報, vol. 117, no. 455, VLD2017-96, pp. 43-48, 2018年2月. | |
| 資料番号 | VLD2017-96 | |
| 発行日 | 2018-02-21 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-96 |
|
| 研究会情報 | |
| 研究会 | VLD HWS |
| 開催期間 | 2018-02-28 - 2018-03-02 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2018-02-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ソース・コンパイラを用いた配線混雑改善の高位設計フロー |
| サブタイトル（和） | |
| タイトル（英） | Congestion Aware High Level Synthesis Design Flow with Source Compiler |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 配線混雑 / routing congestion |
| キーワード(2)（和/英） | SystemC / SystemC |
| キーワード(3)（和/英） | ソース・コンパイラ / Source Compiler |
| キーワード(4)（和/英） | 高位合成 / high level synthesis |
| キーワード(5)（和/英） | RTL / RTL |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 立岡 真人 / Masato Tatsuoka / タツオカ マサト |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 第3著者 氏名（和/英/ヨミ） | / / |
| 第3著者 所属（和/英） | (略称： ) (略称： ) |
| 第4著者 氏名（和/英/ヨミ） | / / |
| 第4著者 所属（和/英） | (略称： ) (略称： ) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 第7著者 氏名（和/英/ヨミ） | / / |
| 第7著者 所属（和/英） | (略称： ) (略称： ) |
| 第8著者 氏名（和/英/ヨミ） | / / |
| 第8著者 所属（和/英） | (略称： ) (略称： ) |
| 第9著者 氏名（和/英/ヨミ） | / / |
| 第9著者 所属（和/英） | (略称： ) (略称： ) |
| 第10著者 氏名（和/英/ヨミ） | / / |
| 第10著者 所属（和/英） | (略称： ) (略称： ) |
| 第11著者 氏名（和/英/ヨミ） | / / |
| 第11著者 所属（和/英） | (略称： ) (略称： ) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
| 第13著者 所属（和/英） | (略称： ) (略称： ) |
| 第14著者 氏名（和/英/ヨミ） | / / |
| 第14著者 所属（和/英） | (略称： ) (略称： ) |
| 第15著者 氏名（和/英/ヨミ） | / / |
| 第15著者 所属（和/英） | (略称： ) (略称： ) |
| 第16著者 氏名（和/英/ヨミ） | / / |
| 第16著者 所属（和/英） | (略称： ) (略称： ) |
| 第17著者 氏名（和/英/ヨミ） | / / |
| 第17著者 所属（和/英） | (略称： ) (略称： ) |
| 第18著者 氏名（和/英/ヨミ） | / / |
| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-02-28 13:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2017-96 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.455 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |
[研究会発表申込システムのトップページに戻る]