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| 講演抄録／キーワード | ||
| 講演名 | 2018-10-29 14:30 パイプライン型剰余乗算器を用いたペアリング計算器における圧縮自乗算の高速化 ○奥秋陽太・坂本純一・吉田直樹・藤本大介・松本 勉（横浜国大）  HWS2018-50 ICD2018-42 |
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| 抄録 | （和） | サイバーフィジカルシステムやクラウド活用の進展に伴い，暗号化したままデータ検索が行えるなど，従来の公開鍵暗号技術より機能性を高めた高機能暗号技術への期待が高まっている．高機能暗号を実現するための構成要素のひとつにペアリング計算がありその計算の速度が普及の課題となっている．本報告では，254bit素数BN曲線上のOptimal AteペアリングのFPGAボードKCU105上でのペアリング計算時間記録を更新し，91.2 µsが達成できたことを示す．このペアリング実装はパイプライン型剰余乗算器を採用し，圧縮自乗算のスケジューリングの改善，Miller LoopとFinal Additionにおけるクロックサイクル数の削減，および最大動作周波数の向上につき工夫したものである． |
| （英） | One of the biggest problems of the emerging cyber-physical and cloud computing systems is how to ensure security with energy efficiency. As a solution to the problem there is a growing expectation of adopting advanced cryptography with rich functionalities such as searchable encryption which enables direct data retrieval over encrypted database without decrypting the database, and so on. Most of advanced cryptography use a pairing calculation as a component. It is required that we speed up a pairing calculation for the spread of advanced cryptography. In this paper, we describe how the record latency 91.2 µs on FPGA board KCU105 for calculation of Optimal Ate pairing over BN curve on 254 bit prime field was achieved. The pairing calculator uses pipeline modular multipliers with improved scheduling for compressed squaring, reduced number of clock cycles on Miller Loop and Final Addition, and higher maximum operating frequency. | |
| キーワード | （和） | ハードウェアセキュリティ / ペアリング暗号 / FPGA実装 / パイプライン実装 / 圧縮自乗算 / / / |
| （英） | Hardware Security / Pairing Encryption / FPGA Implementation / Pipeline Implementation / Compressed Squaring / / / | |
| 文献情報 | 信学技報, vol. 118, no. 272, HWS2018-50, pp. 19-24, 2018年10月. | |
| 資料番号 | HWS2018-50 | |
| 発行日 | 2018-10-22 (HWS, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | HWS2018-50 ICD2018-42 |
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| 研究会情報 | |
| 研究会 | HWS ICD |
| 開催期間 | 2018-10-29 - 2018-10-29 |
| 開催地（和） | 神戸大 梅田インテリジェントラボラトリ |
| 開催地（英） | Kobe Univ. Umeda Intelligent Laboratory |
| テーマ（和） | ハードウェアセキュリティ, 一般 |
| テーマ（英） | HardwareSecurity, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | HWS |
| 会議コード | 2018-10-HWS-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | パイプライン型剰余乗算器を用いたペアリング計算器における圧縮自乗算の高速化 |
| サブタイトル（和） | |
| タイトル（英） | An Acceleration of Compressed Squaring for Pairing Implementation with Pipeline Modular Multiplier |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ハードウェアセキュリティ / Hardware Security |
| キーワード(2)（和/英） | ペアリング暗号 / Pairing Encryption |
| キーワード(3)（和/英） | FPGA実装 / FPGA Implementation |
| キーワード(4)（和/英） | パイプライン実装 / Pipeline Implementation |
| キーワード(5)（和/英） | 圧縮自乗算 / Compressed Squaring |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 奥秋 陽太 / Yota Okuaki / オクアキ ヨウタ |
| 第1著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 第2著者 氏名（和/英/ヨミ） | 坂本 純一 / Junichi Sakamoto / サカモト ジュンイチ |
| 第2著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 第3著者 氏名（和/英/ヨミ） | 吉田 直樹 / Naoki Yoshida / ヨシダ ナオキ |
| 第3著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 第4著者 氏名（和/英/ヨミ） | 藤本 大介 / Daisuke Fujimoto / フジモト ダイスケ |
| 第4著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 第5著者 氏名（和/英/ヨミ） | 松本 勉 / Tsutomu Matsumoto / マツモト ツトム |
| 第5著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-10-29 14:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | HWS |
| 資料番号 | HWS2018-50, ICD2018-42 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.272(HWS), no.273(ICD) |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2018-10-22 (HWS, ICD) |
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