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| 講演抄録／キーワード | ||
| 講演名 | 2018-12-06 09:25 細粒度再構成可能デバイスMPLDにおけるディープラーニングを用いた論理素子配置の良し悪し判定 ○藤石秀仁・鎌田時生・弘中哲夫・谷川一哉・窪田昌史（広島市大）  VLD2018-48 DC2018-34 |
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| 抄録 | （和） | 細粒度再構成可能デバイスMPLD のCAD では，論理素子の配置手法としてSA 法が使われている．しかし，MPLD の配線構造は複雑であるため，簡易な数式モデルではSA 法で用いるコスト関数を実現するのは困難である．そこで，SA 法のコスト関数をニューラルネットワークで実現することを検討している． 本稿では配置の配線しやすさを予測するニューラルネットワークが実現可能かを確かめるために，従来のMPLD のコスト関数の値を疑似学習データとしてニューラルネットワークを訓練し，正答率を評価した結果を示す． |
| （英） | In CAD for MPLD which is a type of fine grain reconfigurable PLD, the SA method is used as a place-ment method for logic elements. However, since the wiring structure of the MPLD is complicated, it is difficult to implement the cost function for the SA method as a simple mathematical model. Therefore, we considered implementing the cost function for the SA method with a neural network. In this paper, in order to ascertain whether a neural network that predicts the ease of wiring can be trained, we trained the neural network using the values from the conventional MPLD’s SA cost function as pseudo learning data. |
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| キーワード | （和） | MPLD / 配置配線 / SA 法 (Simulated Annealing 法) / ニューラルネットワーク / / / / |
| （英） | MPLD / Placement and Route / SA(Simulated Annealing) / Neural Network / / / / | |
| 文献情報 | 信学技報, vol. 118, no. 334, VLD2018-48, pp. 71-76, 2018年12月. | |
| 資料番号 | VLD2018-48 | |
| 発行日 | 2018-11-28 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2018-48 DC2018-34 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM |
| 開催期間 | 2018-12-05 - 2018-12-07 |
| 開催地（和） | サテライトキャンパスひろしま |
| 開催地（英） | Satellite Campus Hiroshima |
| テーマ（和） | デザインガイア2018 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2018 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2018-12-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 細粒度再構成可能デバイスMPLDにおけるディープラーニングを用いた論理素子配置の良し悪し判定 |
| サブタイトル（和） | |
| タイトル（英） | Quality determination of logic element placement using deep learning in fine grain reconfigurable device MPLD |
| サブタイトル（英） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | 配置配線 / Placement and Route |
| キーワード(3)（和/英） | SA 法 (Simulated Annealing 法) / SA(Simulated Annealing) |
| キーワード(4)（和/英） | ニューラルネットワーク / Neural Network |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤石 秀仁 / Hidehito Fujiishi / フジイシ ヒデヒト |
| 第1著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima city University (略称： Hiroshima city Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 鎌田 時生 / Tokio Kamada / カマダ トキオ |
| 第2著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima city University (略称： Hiroshima city Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 弘中 哲夫 / Tetsuo Hironaka / ヒロナカ テツオ |
| 第3著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima city University (略称： Hiroshima city Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 谷川 一哉 / Kazuya Tanigawa / タニガワ カズヤ |
| 第4著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima city University (略称： Hiroshima city Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 窪田 昌史 / Atsushi Kubota / クボタ アツシ |
| 第5著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima city University (略称： Hiroshima city Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-12-06 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2018-48, DC2018-34 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.334(VLD), no.335(DC) |
| ページ範囲 | pp.71-76 |
| ページ数 | 6 |
| 発行日 | 2018-11-28 (VLD, DC) |
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