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| 講演抄録／キーワード | ||
| 講演名 | 2018-12-06 13:00 TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減 ○平井智士・四柳浩之・橋爪正樹（徳島大）  VLD2018-56 DC2018-42 |
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| 抄録 | （和） | ICの新たな集積方法として，TSV(Through-Silicon-Via)を用いた3次元積層技術が注目されている． しかし，ボイドやピンホールなどの製造工程中に発生するTSVの故障により，故障TSVでは遅延故障が発生する可能性がある． そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計が研究されている． TDCBSは，TSVの遅延観測およびTSVへの遷移信号入力といった2つの役割を持つ遅延付加部と呼ばれる回路要素を持つ． 本論文では，TDCBSの検査時間を削減するために，遅延付加部を遅延観測用と遷移信号入力用の2つに分割する手法を提案する． 提案手法では，遅延付加部の分割によりスキャンチェインの長さを短縮でき，検査時間を削減可能である． |
| （英） | 3D die-stacking technique using TSVs has gained much attention as a new integration method of IC. However, faulty TSVs may cause small delay faults because of defects in TSVs such as voids and pinholes during the manufacturing process. We have been proposed a DFT(Design-For-Testability) method for TSVs using a boundary scan circuit with embedded TDC(TDCBS). The TDCBS has a circuit component called delay line that has two roles. One is to observe a delay in TSVs and the other is to apply a transition signal to TSV. In this paper, we present a design to separate the delay lines into two parts for delay observation and for transition signal application in order to reduce test application time on TDCBS. The proposed design can reduce test application time since the length of the scan chain is shortened by separating the delay lines. |
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| キーワード | （和） | 微小遅延故障 / TSV / TDC / バウンダリスキャン / テスト容易化設計 / / / |
| （英） | small delay fault / TSV / TDC / boundary scan / Design-For-Testability / / / | |
| 文献情報 | 信学技報, vol. 118, no. 335, DC2018-42, pp. 119-124, 2018年12月. | |
| 資料番号 | DC2018-42 | |
| 発行日 | 2018-11-28 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2018-56 DC2018-42 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM |
| 開催期間 | 2018-12-05 - 2018-12-07 |
| 開催地（和） | サテライトキャンパスひろしま |
| 開催地（英） | Satellite Campus Hiroshima |
| テーマ（和） | デザインガイア2018 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2018 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2018-12-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減 |
| サブタイトル（和） | |
| タイトル（英） | Test Time Reduction by Separating Delay Lines in Boundary Scan Circuit with Embedded TDC |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay fault |
| キーワード(2)（和/英） | TSV / TSV |
| キーワード(3)（和/英） | TDC / TDC |
| キーワード(4)（和/英） | バウンダリスキャン / boundary scan |
| キーワード(5)（和/英） | テスト容易化設計 / Design-For-Testability |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 平井 智士 / Satoshi Hirai / ヒライ サトシ |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / |
| 第3著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-12-06 13:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2018-56, DC2018-42 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.334(VLD), no.335(DC) |
| ページ範囲 | pp.119-124 |
| ページ数 | 6 |
| 発行日 | 2018-11-28 (VLD, DC) |
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