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| 講演抄録／キーワード | ||
| 講演名 | 2020-01-17 13:15 ［ポスター講演］Optimization of a Josephson latching driver using 10-kA/cm2 Nb process for a Josephson-CMOS hybrid memory ○Yuki Hironaka・Yuki Yamanashi・Nobuyuki Yoshikawa（Yokohama Natl. Univ.）  SCE2019-47 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | Josephson digital circuits such as single flux quantum circuits have a great potential for future high-end computing systems in terms of their capability of high-speed operation and low power consumption. One of the most critical challenges that Josephson circuits currently have is a memory; there is no reasonable solution for a large-capacity Josephson memory yet, due to the low integration degree and low driving ability of Josephson devices. A Josephson-CMOS hybrid memory is expected as a good solution for Josephson-compatible large-scale memory systems. A Josephson latching driver, which converts an SFQ pulse input to a voltage level signal, is a key component of the Josephson-CMOS hybrid memory. In this study, we conducted parameter optimization of the Josephson latching driver using the 10-kA/cm2 Nb advanced process in National Institute of Advanced Industrial Science and Technology (AIST). The basic structure is following the circuit that was designed and demonstrated in the 2.5-kA/cm2 Nb standard process, where the circuit is composed of a Suzuki stack with 17/16-Josephson junctions and a 4JL gate as a pre-amplifier. Circuit parameters were modified considering improved junction characteristics in high-Jc processes. In order to compensate the low driving ability of Josephson junctions due to its smaller subgap resistance, we increased the load resistance as well as the critical current of the 4JL gate, so that the bias margins of both Suzuki Stack and 4JL gate were increased. In the experiment, the correct operation of a fabricated circuit was obtained at a target frequency of 2 GHz. The correct operation of the circuit with CMOS circuits was also demonstrated at low frequencies. |
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| キーワード | （和） | / / / / / / / |
| （英） | Josephson latching driver / Suzuki stack / voltage driver / Josephson-CMOS hybrid memory / Josephson circuit / / / | |
| 文献情報 | 信学技報, vol. 119, no. 369, SCE2019-47, pp. 73-74, 2020年1月. | |
| 資料番号 | SCE2019-47 | |
| 発行日 | 2020-01-09 (SCE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SCE2019-47 |
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| 研究会情報 | |
| 研究会 | SCE |
| 開催期間 | 2020-01-16 - 2020-01-17 |
| 開催地（和） | 横浜市開港記念会館 |
| 開催地（英） | |
| テーマ（和） | 超伝導エレクトロニクス一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | SCE |
| 会議コード | 2020-01-SCE |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Optimization of a Josephson latching driver using 10-kA/cm2 Nb process for a Josephson-CMOS hybrid memory |
| サブタイトル（英） | |
| キーワード(1)（和/英） | / Josephson latching driver |
| キーワード(2)（和/英） | / Suzuki stack |
| キーワード(3)（和/英） | / voltage driver |
| キーワード(4)（和/英） | / Josephson-CMOS hybrid memory |
| キーワード(5)（和/英） | / Josephson circuit |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 弘中 祐樹 / Yuki Hironaka / ヒロナカ ユウキ |
| 第1著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Natl. Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 山梨 裕希 / Yuki Yamanashi / ヤマナシ ユウキ |
| 第2著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Natl. Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 吉川 信行 / Nobuyuki Yoshikawa / ヨシカワ ノブユキ |
| 第3著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Natl. Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2020-01-17 13:15:00 |
| 発表時間 | 135分 |
| 申込先研究会 | SCE |
| 資料番号 | SCE2019-47 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.369 |
| ページ範囲 | pp.73-74 |
| ページ数 | 2 |
| 発行日 | 2020-01-09 (SCE) |
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