講演抄録/キーワード |
講演名 |
2021-02-05 14:00
RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法 ○浅見竜輝・細川利典・山崎紘史(日大)・吉村正義(京都産大)・新井雅之(日大) DC2020-74 |
抄録 |
(和) |
近年,大規模集積回路のテストコスト増大伴い,テストパターン数削減のためのテスト並列化手法が提案されている.従来手法ではコントローラ中の無効状態の状態遷移に対してハードウェアの並列テストが可能な制御信号を設計することにより,レジスタ転送レベル(RTL)におけるハードウェア要素の並列テストを実現した.しかしながら,一般的な自動テストパターン生成ツールが並列テストを考慮するとは限らず,テストパターン数の削減効果はRTLでの見積り値と比較して高くない.本論文ではテストパターン数をさらに削減するために,並列テストを考慮したRTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法を提案する.実験結果は,RTLテストスケジューリング情報を用いないテスト生成と比較して本提案手法はテストパターン数を2~20%削減することができたことを示す. |
(英) |
In recent years, since the test cost for large-scale integrated circuits has increased, design-for-testability methods for concurrent testing to reduce the number of test patterns have been proposed. In the conventional methods, concurrent testing for the hardware element at register transfer level (RTL) is realized by designing the control signal that enables concurrent testing for RTL hardware elements on state transitions of invalid states in controllers. However, general automatic test pattern generation tools do not always consider concurrent testing, and the effect for reduction of the number of test patterns is not high compared to the estimated value at RTL. In this paper, to further reduce the number of test patterns, we propose a multiple target test generation method using test scheduling information of RTL hardware elements that considers concurrent testing. Experimental results show that the proposed method could reduce the number of test patterns by 2 to 20% compared to test generation without RTL test scheduling information. |
キーワード |
(和) |
多重目標故障テスト生成 / 並列テスト / テスト圧縮 / Partial MaxSAT / / / / |
(英) |
Multiple target test generation / parallel test / test compaction / Partial MaxSAT / / / / |
文献情報 |
信学技報, vol. 120, no. 358, DC2020-74, pp. 30-35, 2021年2月. |
資料番号 |
DC2020-74 |
発行日 |
2021-01-29 (DC) |
ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
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DC2020-74 |