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講演抄録/キーワード
講演名 2022-01-24 11:25
マルチチップ動作によるスケーラブル全結合型アニーリングマシンの検討とFPGA実装
山本 薫河原尊之東京理科大VLD2021-53 CPSY2021-22 RECONF2021-61
抄録 (和) アニーリングマシンは、大きく分けて隣接結合(スパース結合型)と全結合型に分けられる。特に全結合型に関しては問題のマッピングが容易であり、スピン数に対して解ける問題の数が隣接結合型に比べて多いというメリットを持ちながらも、すべてのスピン間の接合が存在するという複雑さのために、スピン数の拡張が難しいという欠点を持つ。特に、隣接結合型では既に実現されたマルチチップ動作による拡張がこのために難しい。そこで今回、計算を行うチップと、スピン値更新及び、チップ間結合を担うチップの2種類に分けた、マルチチップ動作を行う全結合型アニーリングマシンの構造を検討し、実際のFPGAボード上に実装し、スケーラブル全結合型アニーリングマシンとしての動作検証を行った。また,このアニーリングマシン,マルチチップ動作による並列性を向上させるため,マルチチップによる並列アニーリング動作を実装し,精度について検証比較を行った.結果として解の精度が向上し,解の平均値が約4.9%向上した. 
(英) Annealing machines can be classified into sparsely coupled types and fully coupled types. The fully coupled type has the advantage that the combinatorial optimization problem can be easily mapped to the Annealing machine and the number of problems that can be solved to the number of spins is larger than that of the sparsely coupled type. However, it has the disadvantage that it is difficult to expand the number of spins due to the complexity of the existence of a connection between all spins. In particular, it is difficult to expand by the multi-chip operation already proposed in the sparsely coupled types. In this paper, We proposed the architecture of a fully coupled annealing machine that performs the multi-chip operation by dividing it into two types: chip① performs calculations, and chip② updates a spin value and connects between all chips on the system. It is implemented and verified on an actual FPGA board. In addition, to improve the parallelism of this annealing machine and multi-chip operation, we implemented parallel annealing operation by multi-chip and verified and compared the accuracy. As a result, the accuracy of the solution improved and the average value of the solution improved by about 4.9%.
キーワード (和) イジングマシン / イジングモデル / FPGA / マルチチップ動作 / アニーリングマシン / / /  
(英) Annealing Processer / Simulated Aneealing / FPGA / Multi-chip operation / Ising Model / / /  
文献情報 信学技報, vol. 121, no. 343, CPSY2021-22, pp. 25-30, 2022年1月.
資料番号 CPSY2021-22 
発行日 2022-01-17 (VLD, CPSY, RECONF) 
ISSN Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2021-53 CPSY2021-22 RECONF2021-61

研究会情報
研究会 RECONF VLD CPSY IPSJ-ARC IPSJ-SLDM  
開催期間 2022-01-24 - 2022-01-25 
開催地(和) オンライン開催 
開催地(英) Online 
テーマ(和) FPGA 応用および一般 
テーマ(英) FPGA Applications, etc. 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2022-01-RECONF-VLD-CPSY-ARC-SLDM 
本文の言語 日本語 
タイトル(和) マルチチップ動作によるスケーラブル全結合型アニーリングマシンの検討とFPGA実装 
サブタイトル(和)  
タイトル(英) FPGA Implementation of Scalable Fully Coupled Annealing Processing Sysytem by Using Multi-chip Operation 
サブタイトル(英)  
キーワード(1)(和/英) イジングマシン / Annealing Processer  
キーワード(2)(和/英) イジングモデル / Simulated Aneealing  
キーワード(3)(和/英) FPGA / FPGA  
キーワード(4)(和/英) マルチチップ動作 / Multi-chip operation  
キーワード(5)(和/英) アニーリングマシン / Ising Model  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 山本 薫 / Kaoru Yamamoto / ヤマモト カオル
第1著者 所属(和/英) 東京理科大学 (略称: 東京理科大)
Tokyo University of Science (略称: TUS)
第2著者 氏名(和/英/ヨミ) 河原 尊之 / Takayuki Kawahara / カワハラ タカユキ
第2著者 所属(和/英) 東京理科大学 (略称: 東京理科大)
Tokyo University of Science (略称: TUS)
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講演者 第1著者 
発表日時 2022-01-24 11:25:00 
発表時間 25分 
申込先研究会 CPSY 
資料番号 VLD2021-53, CPSY2021-22, RECONF2021-61 
巻番号(vol) vol.121 
号番号(no) no.342(VLD), no.343(CPSY), no.344(RECONF) 
ページ範囲 pp.25-30 
ページ数
発行日 2022-01-17 (VLD, CPSY, RECONF) 


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