| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2022-01-24 14:50 仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現 ○田中秀太朗・田中友章・長岡慶太・東 良輔（東京農工大）・関部 勉・高田周一（ArchiTek）・中條拓伯（東京農工大）  VLD2021-57 CPSY2021-26 RECONF2021-65 |
|
| 抄録 | （和） | 異なる目的に特化したエンジンを複数種類搭載し動作するヘテロジニアス構成の仮想エンジンアーキテクチャ上で，同時マルチスレッディング（SMT）が動作可能なRISC-VコアであるCRVSコアを実装した．SMTでは単にマルチコア化するよりも低リソースでの複数スレッド同時実行が可能という長所がある．また，CRVSの位置付けとしてはSMTを活かした他エンジンの動作支援が挙げられる．なお，当RISC-VコアはArchiTek社が開発するエッジAI向けチップ “Chichibu” に搭載される予定である．本研究では過去の実装と比較しリソース使用量を半分以下に削減し，またメモリに遅延がある場合でもSMTを用いることにより3%から6%程度IPCが向上した． |
| （英） | The RISC-V core which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture has been implemented. In the arcitecture multiple types of engines which are specialized for different purposes are conducted. As the advantage of SMT, the RISC-V SMT core allows multiple threads to be executed simultaneously at a lower cost than simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism in order to be installed in ”Chichibu” which is developed by ArchiTek as a multicore chip for edge AI. In this implementation, we have reduced the hardware resource usage to less than half of the previous implementation. Also the IPC has been improved by about 3% to 6% by using SMT even when delays in instruction and data memory is brought. | |
| キーワード | （和） | RISC-V / 同時マルチスレッディング / AI / ヘテロジニアスプロセッサ / / / / |
| （英） | RISC-V / Simultaneous Multithreading / AI / Heterogeneous Processor / / / / | |
| 文献情報 | 信学技報, vol. 121, no. 344, RECONF2021-65, pp. 43-48, 2022年1月. | |
| 資料番号 | RECONF2021-65 | |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2021-57 CPSY2021-26 RECONF2021-65 |
|
| 研究会情報 | |
| 研究会 | RECONF VLD CPSY IPSJ-ARC IPSJ-SLDM |
| 開催期間 | 2022-01-24 - 2022-01-25 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2022-01-RECONF-VLD-CPSY-ARC-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of a RISC-V SMT Core in Virtual Engine Architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | RISC-V / RISC-V |
| キーワード(2)（和/英） | 同時マルチスレッディング / Simultaneous Multithreading |
| キーワード(3)（和/英） | AI / AI |
| キーワード(4)（和/英） | ヘテロジニアスプロセッサ / Heterogeneous Processor |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 田中 秀太朗 / Hidetaro Tanaka / タナカ ヒデタロウ |
| 第1著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第2著者 氏名（和/英/ヨミ） | 田中 友章 / Tomoaki Tanaka / タナカ トモアキ |
| 第2著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第3著者 氏名（和/英/ヨミ） | 長岡 慶太 / Keita Nagaoka / ナガオカ ケイタ |
| 第3著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第4著者 氏名（和/英/ヨミ） | 東 良輔 / Ryosuke Higashi / ヒガシ リョウスケ |
| 第4著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第5著者 氏名（和/英/ヨミ） | 関部 勉 / Tsutomu Sekibe / セキベ ツトム |
| 第5著者 所属（和/英） | ArchiTek株式会社 (略称： ArchiTek) ArchiTek Corporation (略称： ArchiTek) |
| 第6著者 氏名（和/英/ヨミ） | 高田 周一 / Shuichi Takada / タカダ シュウイチ |
| 第6著者 所属（和/英） | ArchiTek株式会社 (略称： ArchiTek) ArchiTek Corporation (略称： ArchiTek) |
| 第7著者 氏名（和/英/ヨミ） | 中條 拓伯 / Hironori Nakajo / ナカジョウ ヒロノリ |
| 第7著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-01-24 14:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2021-57, CPSY2021-26, RECONF2021-65 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.342(VLD), no.343(CPSY), no.344(RECONF) |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) |
[研究会発表申込システムのトップページに戻る]