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| 講演抄録／キーワード | ||
| 講演名 | 2022-01-24 10:45 RTOS利用システムのフルハードウェア化における通信機能の実装 ○篠原由季乃・石浦菜岐佐（関西学院大）  VLD2021-52 CPSY2021-21 RECONF2021-60 |
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| 抄録 | （和） | リアルタイムシステムの応答性能を向上させる手法として, 大迫・六車らはタスク/ハンドラ等のカーネルオブジェクトと RTOS カーネルの機能全てをハードウェアで実装する手法を提案している. 本稿では, 六車が提案したハードウェア構成において RTOS の通信機能であるデータキューとメッセージバッファをハードウェア実装する. データキューは 1 モジュールで複数のデータキューを管理し, データの送信/受信だけでなく, データキューが空/満杯時のタスク待ち/待ち解除の処理も, タスクの実行管理を行うハードウェアと連携して高速に実行する. メッセージバッファに対する可変長データの授受は, タスクとサービスモジュールの間でバイトストリームを授受するレジスタを設けることにより可能にする. 本手法に基づくデータキューとメッセージバッファをハードウェア実装した結果, データキューに対するデータの授受は 3 サイクル, メッセージバッファに対する $n$ バイトデータの授受は $n+8$ サイクル以内に実行できた. |
| （英） | This paper presents hardware implementation of inter-task communication functions of RTOS, in the scheme where all the tasks/handlers along with all the RTOS services are implemented as hardware. Hardware modules for the data queue and the message buffer for Muguruma's architecture are designed. The proposed data queue design maintains multiple data queues in a single module and processes send/receive operations including handling of task waiting and timeouts efficiently in cooperation with the hardware module to manage task execution. The message buffer module also manages multiple message buffers and arranges the transfer of variable length message data via a dedicated register between the message buffer module and each task module. The designed data queue takes only 3 cycles for a send/receive operation, and the message buffer processes send/receive of a message of $n$ bytes within $n+8$ cycles. |
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| キーワード | （和） | リアルタイムシステム / RTOS / システム合成 / ハードウェアアクセラレータ / TOPPERS/ASP3 / FreeRTOS / 高位合成 / |
| （英） | Real-Time Systems / RTOS / System Synthesis / Hardware Accelerator / TOPPERS/ASP3 / FreeRTOS / High-Level Synthesis / | |
| 文献情報 | 信学技報, vol. 121, no. 342, VLD2021-52, pp. 19-24, 2022年1月. | |
| 資料番号 | VLD2021-52 | |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2021-52 CPSY2021-21 RECONF2021-60 |
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| 研究会情報 | |
| 研究会 | RECONF VLD CPSY IPSJ-ARC IPSJ-SLDM |
| 開催期間 | 2022-01-24 - 2022-01-25 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2022-01-RECONF-VLD-CPSY-ARC-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | RTOS利用システムのフルハードウェア化における通信機能の実装 |
| サブタイトル（和） | |
| タイトル（英） | Design of Inter-Task Communication Modules for Full Hardware Implementation of RTOS-Based Systems |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リアルタイムシステム / Real-Time Systems |
| キーワード(2)（和/英） | RTOS / RTOS |
| キーワード(3)（和/英） | システム合成 / System Synthesis |
| キーワード(4)（和/英） | ハードウェアアクセラレータ / Hardware Accelerator |
| キーワード(5)（和/英） | TOPPERS/ASP3 / TOPPERS/ASP3 |
| キーワード(6)（和/英） | FreeRTOS / FreeRTOS |
| キーワード(7)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 篠原 由季乃 / Yukino Shinohara / シノハラ ユキノ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2022-01-24 10:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2021-52, CPSY2021-21, RECONF2021-60 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.342(VLD), no.343(CPSY), no.344(RECONF) |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) |
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