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| 講演名 | 2022-01-25 13:15 少構成メモリ論理セルSLM向けテクノロジマッピングアルゴリズムの一検討 ○木内泉美・中里優弥（熊本大）・趙 謙（九工大）・飯田全広（熊本大）  VLD2021-68 CPSY2021-37 RECONF2021-76 |
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| 抄録 | （和） | FPGA（Field Programmable Gate Array）の論理セルとして広く用いられているLUT（Lookup Table）は任意の論理関数が実装可能である反面，入力数に応じてメモリが指数的に増加する．SLM（Scalable Logic Module）はシャノン展開を利用した階層構造をとり，同入力数のLUTより少構成メモリな論理セルである．しかしSLMは実装可能な論理関数に制約があるため，LUTに対しテクノロジマッピング後の論理セル数が増加する傾向がある．本研究ではSLMに実装可能な論理関数の特徴に注目し，SLMに実装可能であり大域的にカバーが可能であるカット“iCut”を提案する．iCutとは，あるノードにおいて一方のファンインノードの自明なカットと，もう一方のファンインノードのカットである$K − 1$入力カットをマージすることにより得られる$K$入力カットである．本研究ではテクノロジマッピングにおいて，既存手法によるカット探索に加えてiCutによるカットの探索の二つを組み合わせたカットの探索を適用する．その結果，既存手法のカット探索に対しiCutによるカットの探索を組み合わせた手法では，論理セル数が最大で7.8%減少した． |
| （英） | The LUT (Lookup Table) , which is widely used as the logic cell in FPGA (Field Programmable Gate Array）, can implement any logic function, but it has a drawback that its memory increases exponentially as the number of inputs increases. SLM (Scalable Logic Module) is a logic cell with a hierarchical structure using Shannon's expansion, which saves memory compared to the LUT for the same number of inputs. However, SLMs tend to increase the number of logic cells after technology mapping compared to LUTs due to the limitation of implementable logic functions. In this study, we focus on the characteristics of logic functions that can be implemented in SLMs, and propose a cut ``iCut'' that can be implemented in SLMs and can be globally barred. The iCut is a $K$ input cut obtained by merging the trivial cut of one fan-in node with the $K-1$ input cut, which is the cut of another fan-in node at a node. In technology mapping, we combine the cut search of the proposed iCut with existing methods. As a result, the number of logical cells was reduced by up to 7.8% when compared with the existing method. | |
| キーワード | （和） | FPGA / 論理セル / SLM / テクノロジマッピング / / / / |
| （英） | FPGA / Logic Cell / SLM / Technology Mapping / / / / | |
| 文献情報 | 信学技報, vol. 121, no. 344, RECONF2021-76, pp. 108-113, 2022年1月. | |
| 資料番号 | RECONF2021-76 | |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2021-68 CPSY2021-37 RECONF2021-76 |
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| 研究会情報 | |
| 研究会 | RECONF VLD CPSY IPSJ-ARC IPSJ-SLDM |
| 開催期間 | 2022-01-24 - 2022-01-25 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2022-01-RECONF-VLD-CPSY-ARC-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 少構成メモリ論理セルSLM向けテクノロジマッピングアルゴリズムの一検討 |
| サブタイトル（和） | |
| タイトル（英） | A Study on Technology mapping method for Scalable Logic Module |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 論理セル / Logic Cell |
| キーワード(3)（和/英） | SLM / SLM |
| キーワード(4)（和/英） | テクノロジマッピング / Technology Mapping |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 木内 泉美 / Izumi Kiuchi / キウチ イズミ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 中里 優弥 / Yuya Nakazato / ナカザト ユウヤ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 趙 謙 / Qian Zhao / チョウ ケン |
| 第3著者 所属（和/英） | 九州工業大学 (略称： 九工大) Kyushu Institute of Technology (略称： KIT) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-01-25 13:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2021-68, CPSY2021-37, RECONF2021-76 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.342(VLD), no.343(CPSY), no.344(RECONF) |
| ページ範囲 | pp.108-113 |
| ページ数 | 6 |
| 発行日 | 2022-01-17 (VLD, CPSY, RECONF) |
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