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| 講演抄録／キーワード | ||
| 講演名 | 2022-03-07 09:35 アナログ集積回路面積削減のためのボトルネックチャネル配線の提案 ○谷口和弥・田湯 智・高橋篤司（東工大）・轟 祐吉・南 誠（ジーダット）  VLD2021-77 HWS2021-54 |
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| 抄録 | （和） | 性能仕様を満たすアナログ集積回路を低面積で実現する自動設計技術が求められている．本研究では，レイアウト面積を減らすために，面積削減のボトルネックとなる配線領域で配線を上下層で並走させる「ボトルネック配線方式」を提案する．また，HVルールが適用できないボトルネックチャネルと隣接領域で構成される2層配線領域における配線問題を定式化し，U字型配線モデルを用い配線の交差回数が最小で各ネットの配線のビアは高々1つの位相配線を出力するアルゴリズムを提案する．提案アルゴリズムが許容解を出力するとき，2層物理配線可能となる． |
| （英） | Design automation that realizes analog integrated circuits to meet performance specifications in a small area is desired. In order to reduce the layout area, "Bottleneck Routing" is proposed in which two wires go through a routing track in bottleneck region. A two-layer routing problem that consists of the bottleneck channel and the adjacent regions where the HV rule is not applicable is defined. The proposed algorithm generates two-layer routing in which the number of intersections is minimized and the wire of a net includes at most one via, by using a U-shaped routing model. Physical routing can be obtained if algorithm generates a feasible topological routing. | |
| キーワード | （和） | 2層ボトルネック配線 / アナログ集積回路 / / / / / / |
| （英） | 2-layer Bottleneck Routing / Analog VLSI / / / / / / | |
| 文献情報 | 信学技報, vol. 121, no. 412, VLD2021-77, pp. 7-12, 2022年3月. | |
| 資料番号 | VLD2021-77 | |
| 発行日 | 2022-02-28 (VLD, HWS) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2021-77 HWS2021-54 |
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| 研究会情報 | |
| 研究会 | VLD HWS |
| 開催期間 | 2022-03-07 - 2022-03-08 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2022-03-VLD-HWS |
| 本文の言語 | 日本語 |
| タイトル（和） | アナログ集積回路面積削減のためのボトルネックチャネル配線の提案 |
| サブタイトル（和） | |
| タイトル（英） | Bottleneck Channel Routing to Reduce the Area of Analog VLSI |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 2層ボトルネック配線 / 2-layer Bottleneck Routing |
| キーワード(2)（和/英） | アナログ集積回路 / Analog VLSI |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 谷口 和弥 / Kazuya Taniguchi / タニグチ カズヤ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 田湯 智 / Satoshi Tayu / タユ サトシ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第4著者 氏名（和/英/ヨミ） | 轟 祐吉 / Yukichi Todoroki / トドロキ ユウキチ |
| 第4著者 所属（和/英） | ジーダット (略称： ジーダット) Jedat (略称： Jedat) |
| 第5著者 氏名（和/英/ヨミ） | 南 誠 / Makoto Minami / ミナミ マコト |
| 第5著者 所属（和/英） | ジーダット (略称： ジーダット) Jedat (略称： Jedat) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-03-07 09:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2021-77, HWS2021-54 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.412(VLD), no.413(HWS) |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2022-02-28 (VLD, HWS) |
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