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| 講演抄録／キーワード | ||
| 講演名 | 2022-08-10 16:00 超低遅延画像認識に向けたデジタルIn-Imager二次元畳み込みニューラルネットワークアクセラレータとイメージャを集積化したIC ○王 叡智・Cheng-Hsuan Wu・高宮 真（東大）  SDM2022-53 ICD2022-21 |
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| 抄録 | （和） | リアルタイム画像認識分野において、畳み込みニューラルネットワーク演算の遅延時間が課題となっている。そこで本発表では、低遅延の畳み込み演算を目指して、デジタルIn-Imager二次元畳み込みニューラルネットワークアクセラレータを提案する。提案では、Imager回路の内部でピクセル並列の二次元一括で畳み込み演算を行うことにより、入力画像サイズに依存せずに超低遅延で畳み込み演算を実現することができる。180 nm CMOSプロセスで設計試作を行った結果、提案アクセラレータは電源電圧１V、周波数35.7MHzにて3.22μs/カーネルの超低遅延に達成し、従来研究より遅延時間を80.5%削減した。 |
| （英） | In the field of real-time image recognition, the computing latency of convolutional neural network become an issue. In this paper, we propose an all-digital in-imager 2D binary convolutional neural network (II2D-BNN) architecture for low-latency convolutional neural network computation. In II2D-BNN, multiply-accumulate operations (MACs) are processed inside the imager array parallelly in 2D, which makes convolutional operations be realized with ultra-low latency independent of input image size. A 30 × 30 II2D-BNN accelerator IC integrating imager circuit is fabricated with the 180 nm CMOS process. It achieved a 3.22 μs/kernel latency on the first layer convolution at the power supply of 1 V and the clock frequency of 35.7 MHz, reducing 80.5 % of latency compared with the state-of-the-art in/near-imager-computing work. | |
| キーワード | （和） | 畳み込みニューラルネットワーク / 超低遅延 / 二次元積和演算 / In-imager演算 / 画像認識 / / / |
| （英） | Convolutional neural network / Ultra-low-latency / Batch-processing-in-2D / In-imager-computing / Image classification / / / | |
| 文献情報 | 信学技報, vol. 122, no. 149, ICD2022-21, pp. 87-92, 2022年8月. | |
| 資料番号 | ICD2022-21 | |
| 発行日 | 2022-08-01 (SDM, ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2022-53 ICD2022-21 |
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| 研究会情報 | |
| 研究会 | ICD SDM ITE-IST |
| 開催期間 | 2022-08-08 - 2022-08-10 |
| 開催地（和） | オンライン開催に変更 現地開催(北海道大学百年記念会館)は中止 |
| 開催地（英） | |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用 |
| テーマ（英） | Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2022-08-ICD-SDM-IST |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | 超低遅延画像認識に向けたデジタルIn-Imager二次元畳み込みニューラルネットワークアクセラレータとイメージャを集積化したIC |
| サブタイトル（和） | |
| タイトル（英） | IC with Integrated Imager and Ultra-Low Latency All-Digital In-Imager 2D Binary Convolutional Neural Network Accelerator for Image Classification |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 畳み込みニューラルネットワーク / Convolutional neural network |
| キーワード(2)（和/英） | 超低遅延 / Ultra-low-latency |
| キーワード(3)（和/英） | 二次元積和演算 / Batch-processing-in-2D |
| キーワード(4)（和/英） | In-imager演算 / In-imager-computing |
| キーワード(5)（和/英） | 画像認識 / Image classification |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 王 叡智 / Ruizhi Wang / オウ エイチ |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： The Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | Cheng-Hsuan Wu / Cheng-Hsuan Wu / |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： The Univ. of Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 高宮 真 / Makoto Takamiya / タカミヤ マコト |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： The Univ. of Tokyo) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-08-10 16:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | SDM2022-53, ICD2022-21 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | no.148(SDM), no.149(ICD) |
| ページ範囲 | pp.87-92 |
| ページ数 | 6 |
| 発行日 | 2022-08-01 (SDM, ICD) |
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