講演抄録/キーワード |
講演名 |
2023-01-23 10:55
再構成可能仮想アクセラレータ(ReVA)の実現に向けたHLS分割コンパイルツールによる回路分散機構 ○矢口一基・前田依莉子・照屋大地(東京農工大)・長名保範(琉球大)・三好健文(わさらぼ)・中條拓伯(東京農工大) VLD2022-57 RECONF2022-80 |
抄録 |
(和) |
現在,人工知能(AI)や高性能計算(HPC)などの分野において,演算処理の高速化のためにFPGAを用いたハードウェアアクセラレーションが行われている.しかし,近年,これらの演算処理はさらに増加,複雑化し,ハードウェアのリソースが不足するなどの問題が生じている.この解決のために,筆者らは再構成可能仮想アクセラレータReVA(Reconfigurable Virtual Accelerator)の研究を進めてきた.本稿では,オープンソースのHLS自動分割コンパイルツールRapidStreamを拡張し,入力デザインの構造に依存せずに回路を複数のFPGA上に実装するReVAの回路分散機構のプロトタイプを示す. |
(英) |
Currently, hardware acceleration with FPGAs is often used for accelerating computational processes in fields such as artificial intelligence (AI) and high-performance computing (HPC). However, in recent years, these operations have become more enormous and complex, resulting in hardware resource shortages and other problems. To overcome this problem, we have been investigating Reconfigurable Virtual Accelerator (ReVA). In this paper, we describe a prototype of ReVA's circuit distribution, which implements circuits on multiple FPGAs independently of the input design structure by an extension of RapidStream, an open-source HLS automated split compilation tool. |
キーワード |
(和) |
FPGA / ハードウェアアクセラレーション / HLS / 回路分割 / / / / |
(英) |
FPGA / hardware acceleration / HLS / circuit partitioning / / / / |
文献情報 |
信学技報, vol. 122, no. 354, RECONF2022-80, pp. 7-12, 2023年1月. |
資料番号 |
RECONF2022-80 |
発行日 |
2023-01-16 (VLD, RECONF) |
ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2022-57 RECONF2022-80 |
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