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| 講演抄録／キーワード | ||
| 講演名 | 2023-01-24 11:45 一般化並列カウンタ木に基づく2値化ニューラルネットワークの効率的FPGA実装 ○谷川貴弘・野田 麦・石浦菜岐佐（関西学院大）  VLD2022-68 RECONF2022-91 |
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| 抄録 | （和） | 2値化ニューラルネットワーク (BNN)はニューロンの活性化値や入力の重みを2値に制限したものであり, コンパクトなハードウェア実装を可能にする. BNNのニューロンを組合わせ回路で実装する場合, ニューロン中のポップカウンタはWallace木で構成することにより遅延を抑制できるが, FPGA実装においては, 3入力の全加算器を5入力以上あるLUTにマッピングするとデバイスの利用効率が低下する. 本稿では, ポップカウンタを一般化並列カウンタ (GPC) に基づく加算木で構成することにより, 回路規模と遅延時間を削減する手法を提案する. また, ポップカウントと閾値の比較をポップカウンタからのキャリーの参照のみで実現することにより, さらに回路規模と遅延時間の削減を図る. 本手法に基づくBNNニューロンを Xilinx Artix-7 をターゲットに実装した結果, ニューロンへの入力数が256のとき, 単純な論理合成に比べてスライス数を6.3%, クリティカルパス遅延を8.9%削減することができた. |
| （英） | Binarized neural networks (BNN) allow compact hardware implementation by binarizing weight values and neuron activations. The critical path delay of a combinational circuit implementing a BNN neuron may be curbed by adopting a Wallace tree of full-adders. However, in FPGA implementation, a 3-input full-adder does not make full use of LUTs of more than 5 inputs. This paper proposes the use of a GPC (generalized parallel counter) based compressor tree in FPGA implementation of a BNN neuron to reduce both the delay and size of the resulting circuit. We further enhance the efficiency of the circuit by reducing the comparison of the popcount and threshould into reference to the carry signal from the compressor tree. The critical path delay and the slice count of our BNN neuron, implemented on a Xilinx Artinx-7 FPGA, were smaller by 8.9% and 6.3%, respectively, compared to those of the circuit produced by simple logic synthesis, at number of inputs 256. |
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| キーワード | （和） | 2値化ニューラルネットワーク / BNN / 一般化並列カウンタ / FPGA / コンプレッサツリー / / / |
| （英） | binarized neural network / BNN / generalized parallel counter / FPGA / compressor tree / / / | |
| 文献情報 | 信学技報, vol. 122, no. 353, VLD2022-68, pp. 50-55, 2023年1月. | |
| 資料番号 | VLD2022-68 | |
| 発行日 | 2023-01-16 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2022-68 RECONF2022-91 |
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| 研究会情報 | |
| 研究会 | IPSJ-SLDM RECONF VLD |
| 開催期間 | 2023-01-23 - 2023-01-24 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎2階大会議室 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2023-01-SLDM-RECONF-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 一般化並列カウンタ木に基づく2値化ニューラルネットワークの効率的FPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | Efficient FPGA Implementation of Binarized Neural Networks Based on Generalized Parallel Counter Tree |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 2値化ニューラルネットワーク / binarized neural network |
| キーワード(2)（和/英） | BNN / BNN |
| キーワード(3)（和/英） | 一般化並列カウンタ / generalized parallel counter |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | コンプレッサツリー / compressor tree |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 谷川 貴弘 / Takahiro Tanigawa / タニガワ タカヒロ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 野田 麦 / Mugi Noda / ノダ ムギ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第3著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2023-01-24 11:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2022-68, RECONF2022-91 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | no.353(VLD), no.354(RECONF) |
| ページ範囲 | pp.50-55 |
| ページ数 | 6 |
| 発行日 | 2023-01-16 (VLD, RECONF) |
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