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| 講演抄録／キーワード | ||
| 講演名 | 2023-03-25 14:05 Decoded Instruction Cacheの設計 ○眞柄岳郎・山﨑信行（慶大）  CPSY2022-52 DC2022-111 |
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| 抄録 | （和） | Intel のx86 プロセッサでは命令をMicro-Operation (μ OP) と呼ばれる内部RISC エンジン用の命令にデコードし て実行する. 一度デコードされたμ OP はμ OP Cache で保持され, 再度利用される際にフェッチ・デコードの工程を省くこと で, 消費電力は削減され, 性能は向上する. またデコーダよりも広いバンド幅でディスパッチできるため, 更に性能は向上す る. 一方, RISC プロセッサでは命令を制御信号にデコードされる. この制御信号はどこにも保持されないため, デコードの結 果を再利用することはできない. そこで本研究では, RISC プロセッサ向けのμ OP Cache として, Decoded Instruction Cache (DIC) を設計した. デコードによって生成された制御信号をまとめてDecoded Instruction とし, DIC に格納する. DIC によって フェッチ・デコードの工程を省いてDecoded Instruction をディスパッチできるため, 消費電力削減及び性能向上が見込まれ る. 本論文ではDIC をRISC プロセッサであるResponsive MultiThreaded Processor (RMTP) に導入し, 性能向上を実現した. |
| （英） | In Intel x86 processors, instructions are decoded into instructions for the internal RISC engine, called Micro-Operation (uOP) , and then executed. Once decoded, the μ OP is stored in the μ OP Cache. When it is used again, the power consumption is reduced and the performance is improved by eliminating the fetch and decode processes. In addition, the performance is further improved by dispatching with a wider bandwidth than that of the decoder. On the other hand, in RISC processors, instructions are decoded into control signals. Since this control signal is not stored anywhere, the result of decoding cannot be reused. Therefore, in this study, we designed the Decoded Instruction Cache (DIC) as a uOP Cache for RISC processors. The control signals generated by the decoding are combined into Decoded Instruction and stored in DIC. The fetch and decode processes are omitted and the Decoded Instruction is dispatched, which is expected to reduce power consumption and improve performance. In this paper, we introduced the DIC into the Responsive MultiThreaded Processor (RMTP). | |
| キーワード | （和） | μOP Cache / Decoded Instruction / / / / / / |
| （英） | Micro-Operation Cache / Decoded Instruction / / / / / / | |
| 文献情報 | 信学技報, vol. 122, no. 451, CPSY2022-52, pp. 106-111, 2023年3月. | |
| 資料番号 | CPSY2022-52 | |
| 発行日 | 2023-03-16 (CPSY, DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2022-52 DC2022-111 |
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| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2023-03-23 - 2023-03-25 |
| 開催地（和） | 天城町防災センター（徳之島） |
| 開催地（英） | Amagi Town Disaster Prevention Center (Tokunoshima) |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2023 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2023-03-DC-CPSY-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | Decoded Instruction Cacheの設計 |
| サブタイトル（和） | |
| タイトル（英） | Design of Decoded Instruction Cache |
| サブタイトル（英） | |
| キーワード(1)（和/英） | μOP Cache / Micro-Operation Cache |
| キーワード(2)（和/英） | Decoded Instruction / Decoded Instruction |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 眞柄 岳郎 / Takero Magara / マガラ タケロウ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 山﨑 信行 / Nobuyuki Yamasaki / ノブユキ ヤマサキ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2023-03-25 14:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2022-52, DC2022-111 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | no.451(CPSY), no.452(DC) |
| ページ範囲 | pp.106-111 |
| ページ数 | 6 |
| 発行日 | 2023-03-16 (CPSY, DC) |
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