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| 講演抄録／キーワード | ||
| 講演名 | 2023-04-11 09:30 ［依頼講演］電流調整機能を用いたばらつき補正PIMアーキテクチャの開発 ○北形大樹・田中信二・藤田直哉・入江尚昭（ルネサス エレクトロニクス）  ICD2023-8 |
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| 抄録 | （和） | 近年AIアクセラレータの低電力化に向けてProcessing-in-memory (PIM)の開発が盛んである[1]．特にアナログPIMにおいてはPVTばらつきによるMAC演算誤差が課題であり，これを低減する回路アーキテクチャが重要となる[2-4]．本報告ではPIM型AIアクセラレータにおけるMAC演算の信頼性改善に有効であるばらつき補正技術を開発し，そのばらつき耐性の評価について述べる．このPIMマクロは電流型の3値メモリセルで構成し，セル内の放電パスに冗長性を持たせ，電流調整によりばらつきを回避する．また，ビット線の放電セル数を観測し，セル数の多い（誤差が大きくなる）場合にのみ1カラムを分割してMAC演算することで演算誤差を抑え，分割によるサイクルオーバーヘッドはA/D変換サイクルの一部を省略することで削減する．本提案のPIMマクロと回路アーキテクチャは，22nmプロセスの試作TEG評価により良好なばらつき低減効果を示し、TEGの電力測定結果とHSPICEシミュレーションにより，数10TOPS/Wの電力効率を実現できる可能性を示した。 |
| （英） | Processing-in-memory (PIM) has recently been expected to be a key technology for endpoint intelligence since it can dramatically improve the energy efficiency of AI accelerators. Especially for analog PIM macros, circuit techniques for the reduction of MAC operation errors caused by PVT variation are highly important. Based on this background, we develop new variation-tolerant PIM architectures. The memory cell array in the macro consists of adjustable current ternary bit cell with redundant current paths. Discharging currents of all the cells are adjusted to an almost identical value with the proposed calibration sequence. Furthermore, each column in the memory array is divided into 4 sections and sequential MAC operations for the sections are performed when the number of discharging cells are large. The cycle overhead caused by the sequential operations can be reduced by skipping unneeded A/D conversion cycles. The proposed PIM macro and architectures demonstrate great variation immunity in 22nm process technology and several tens of TOPS/W can be achieved from the analysis of the measured power and HSPICE simulation. | |
| キーワード | （和） | AIアクセラレータ / ディープニューラルネットワーク / processing-in-memory / SRAM / / / / |
| （英） | AI accelerator / deep neural network / processing-in-memory / SRAM / / / / | |
| 文献情報 | 信学技報, vol. 123, no. 1, ICD2023-8, pp. 16-16, 2023年4月. | |
| 資料番号 | ICD2023-8 | |
| 発行日 | 2023-04-03 (ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2023-8 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2023-04-10 - 2023-04-11 |
| 開催地（和） | 川崎市産業振興会館10階第４会議室 |
| 開催地（英） | |
| テーマ（和） | メモリ技術と集積回路技術一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2023-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 電流調整機能を用いたばらつき補正PIMアーキテクチャの開発 |
| サブタイトル（和） | |
| タイトル（英） | Development of A Variation-Tolerant Processing-In-Memory Architecture Using Discharging Current Calibration |
| サブタイトル（英） | |
| キーワード(1)（和/英） | AIアクセラレータ / AI accelerator |
| キーワード(2)（和/英） | ディープニューラルネットワーク / deep neural network |
| キーワード(3)（和/英） | processing-in-memory / processing-in-memory |
| キーワード(4)（和/英） | SRAM / SRAM |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 北形 大樹 / Daiki Kitagata / キタガタ ダイキ |
| 第1著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： REL) |
| 第2著者 氏名（和/英/ヨミ） | 田中 信二 / Shinji Tanaka / タナカ シンジ |
| 第2著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： REL) |
| 第3著者 氏名（和/英/ヨミ） | 藤田 直哉 / Naoya Fujita / フジタ ナオヤ |
| 第3著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： REL) |
| 第4著者 氏名（和/英/ヨミ） | 入江 尚昭 / Naoaki Irie / イリエ ナオアキ |
| 第4著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： REL) |
| 講演者 | 第1著者 |
| 発表日時 | 2023-04-11 09:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2023-8 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.1 |
| ページ範囲 | p.16 |
| ページ数 | 1 |
| 発行日 | 2023-04-03 (ICD) |
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