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| 講演抄録／キーワード | ||
| 講演名 | 2024-01-29 10:55 AFEストカスティック演算器における出力ビット幅増大の抑制手法 ○瀬戸大暉・藤枝直輝（愛知工大）  VLD2023-81 RECONF2023-84 |
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| 抄録 | （和） | Stochastic Computing (SC) は，画像処理や機械学習といった分野への応用が期待されている．SC の新たな符号化方式に AFE (Amplitude and Frequency Encoding) があるが，演算回路の多段化に伴い出力ビット幅が増大していく欠点がある．本稿では，F-Corrector と S-Corrector という 2 種類の補正回路を提案し，出力ビット幅の増大を抑制した新しい AFE SC 演算器を実装する．PYNQ-Z1 ボードを用いた実機評価の結果，新しい AFE SC 演算器の演算誤差は，従来の AFE SC 演算器と同等かそれ未満であることが確認された． |
| （英） | Stochastic Computing (SC) is expected to be applied to fields such as image processing and machine learning. Amplitude and Frequency Encoding (AFE) is a new encoding method for SC. However, it has a drawback that the output bit width grows when cascading AFE SC operators. This paper proposes two types of correction circuits, F-Corrector and S-Corrector, and implements new AFE SC operators that suppress the growth of output bit-width. The results of the evaluation using the PYNQ-Z1 board showed that the arithmetic error of the proposed AFE SC operators was the same as or less than that of the conventional AFE SC operators. | |
| キーワード | （和） | ディジタル回路設計 / ストカスティックコンピューティング / AFE (Amplitude and Frequency Encoding) / FPGA (Field-Programmable Gate Array) / / / / |
| （英） | Digital Circuit Design / Stochastic Computing / AFE (Amplitude and Frequency Encoding) / FPGA (Field-Programmable Gate Array) / / / / | |
| 文献情報 | 信学技報, vol. 123, no. 374, RECONF2023-84, pp. 7-12, 2024年1月. | |
| 資料番号 | RECONF2023-84 | |
| 発行日 | 2024-01-22 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2023-81 RECONF2023-84 |
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| 研究会情報 | |
| 研究会 | RECONF VLD |
| 開催期間 | 2024-01-29 - 2024-01-30 |
| 開催地（和） | 新川崎 創造のもり AIRBIC 会議室1～4 |
| 開催地（英） | AIRBIC Meeting Room 1-4 |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-01-RECONF-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | AFEストカスティック演算器における出力ビット幅増大の抑制手法 |
| サブタイトル（和） | |
| タイトル（英） | Suppression of output bit width growth in AFE stochastic computing units |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ディジタル回路設計 / Digital Circuit Design |
| キーワード(2)（和/英） | ストカスティックコンピューティング / Stochastic Computing |
| キーワード(3)（和/英） | AFE (Amplitude and Frequency Encoding) / AFE (Amplitude and Frequency Encoding) |
| キーワード(4)（和/英） | FPGA (Field-Programmable Gate Array) / FPGA (Field-Programmable Gate Array) |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 瀬戸 大暉 / Daiki Seto / セト ダイキ |
| 第1著者 所属（和/英） | 愛知工業大学 (略称： 愛知工大) Aichi Institute of Technology (略称： Aichi Inst. Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 藤枝 直輝 / Naoki Fujieda / フジエダ ナオキ |
| 第2著者 所属（和/英） | 愛知工業大学 (略称： 愛知工大) Aichi Institute of Technology (略称： Aichi Inst. Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-01-29 10:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2023-81, RECONF2023-84 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.373(VLD), no.374(RECONF) |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2024-01-22 (VLD, RECONF) |
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