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| 講演抄録／キーワード | ||
| 講演名 | 2024-01-30 13:20 RTOS利用システムのフルハードウェア化における状態レジスタの最適化による回路規模削減 ○三上 啓・石浦菜岐佐（関西学院大）・冨山宏之（立命館大）・神原弘之（京都高度技研）  VLD2023-94 RECONF2023-97 |
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| 抄録 | （和） | 本稿では, RTOS を用いて実装されたシステムをフルハードウェア化する手法において, 状態レジスタの最適化およびサービス要求調停回路の多段化により, タスク数が増えた場合の回路規模およびクリティカルパス遅延を削減する手法を提案する. 大迫・六車らはリアルタイムシステムの応答性能を向上させる手法として, タスク/ハンドラおよび RTOS のカーネル機能を全てハードウェア化する手法を提案しているが, タスク数は 8 個程度を想定しており, タスク数がこれよりも増加すると, 回路規模とクリティカルパス遅延が過大になる. 本稿では, タスクやシステムの状態を記憶する状態レジスタのビット幅削減と結合により回路規模増加の抑制を図る. また, サービス要求調停回路を多段化することによりクリティカルパス遅延増加の抑制を図る. Xilinx Vivado を用いて, 本手法に基づくタスク数 64 個の管理ハードウェアを合成した結果, 従来手法に比べて, 回路規模を約 48%, クリティカルパス遅延を約 55% に削減できた. また, タスクがサービス処理を要求してから返り値を受信するまでの実行サイクル数を, 平均約 1 サイクル削減することができた. |
| （英） | This article presents a technique for handling increased number of tasks by reducing both circuit size and critical path delay, within the context of full hardware implementation of RTOS-based systems. Oosako and Muguruma previously proposed methods to enhance the response performance of real-time systems by implementing both tasks/handlers and RTOS kernel functions as hardware. However, their methods assume around 8 tasks, and surpassing this count results in impractical circuit size and critical path delay. In our work, we address these scalability challenges by adopting a more efficient circuit design. This involves reducing the bit count of state registers responsible for storing task states and integrating them into a single register per task. Additionally, we control the critical path delay by multi-stage implementation of the service request arbitration circuit. We have designed a management module that incorporates RTOS functions for 64 tasks based on our proposed method. This design has led to a substantial reduction in circuit size, approximately 48%, and a decrease in critical path delay by around 55% when compared to the previous design. Furthermore, we have observed an average reduction of approximately 1 cycle in the number of execution cycles from the initiation of a task requesting service processing to receiving the return value. |
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| キーワード | （和） | リアルタイムシステム / RTOS / システム合成 / ハードウェアアクセラレータ / TOPPERS/ASP3 / 高位合成 / / |
| （英） | Real-Time Systems / RTOS / System Synthesis / Hardware Accelerator / TOPPERS/ASP3 / High-Level Synthesis / / | |
| 文献情報 | 信学技報, vol. 123, no. 373, VLD2023-94, pp. 81-86, 2024年1月. | |
| 資料番号 | VLD2023-94 | |
| 発行日 | 2024-01-22 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2023-94 RECONF2023-97 |
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| 研究会情報 | |
| 研究会 | RECONF VLD |
| 開催期間 | 2024-01-29 - 2024-01-30 |
| 開催地（和） | 新川崎 創造のもり AIRBIC 会議室1～4 |
| 開催地（英） | AIRBIC Meeting Room 1-4 |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2024-01-RECONF-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | RTOS利用システムのフルハードウェア化における状態レジスタの最適化による回路規模削減 |
| サブタイトル（和） | |
| タイトル（英） | Reduction of Circuit Size by Optimizing Status Registers in Full Hardware RTOS-Based Systems |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リアルタイムシステム / Real-Time Systems |
| キーワード(2)（和/英） | RTOS / RTOS |
| キーワード(3)（和/英） | システム合成 / System Synthesis |
| キーワード(4)（和/英） | ハードウェアアクセラレータ / Hardware Accelerator |
| キーワード(5)（和/英） | TOPPERS/ASP3 / TOPPERS/ASP3 |
| キーワード(6)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 三上 啓 / Kei Mikami / ミカミ ケイ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kansei Gakuin Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 冨山 宏之 / Hiroyuki Tomiyama / トミヤマ ヒロユキ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 神原 弘之 / Hiroyuki Kanbara / カンバラ ヒロユキ |
| 第4著者 所属（和/英） | 京都高度技術研究所 (略称： 京都高度技研) Advanced Science, Technology & Management Research Institute of KYOTO (略称： ASTEM) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-01-30 13:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2023-94, RECONF2023-97 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.373(VLD), no.374(RECONF) |
| ページ範囲 | pp.81-86 |
| ページ数 | 6 |
| 発行日 | 2024-01-22 (VLD, RECONF) |
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