| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2024-03-22 10:15 マルチコアRISC-Vプロセッサ用コンテキストキャッシュの設計 ○山澤 彪（慶大）・伊藤 務・水頭一壽（アクセル）・山﨑信行（慶大）  CPSY2023-44 DC2023-110 |
|
| 抄録 | （和） | 昨今, プログラムは複数のスレッドを用いて処理が実行される場合が多い. スレッドを複数用いて実行する場合, プロセッサ上で実行するスレッドを交換する際にコンテキストスイッチが発生する. この処理には, 一般的に数百クロックかかる. コンテキストスイッチが頻繁に発生するようなプログラムでは性能を低下させる要因となる. コンテキストスイッチのオーバヘッドはオンチップの専用キャッシュであるコンテキストキャッシュを用いることで削減することができる. 本研究ではマルチコア RISC-V プロセッサ用のコンテキストキャッシュを設計し, 擬似的なスレッドの同時実行を行った. そして, コンテキストキャッシュの有効性をプログラムで評価したところ, 提案手法によってコンテキストスイッチのオーバヘッドを削減することができた. |
| （英） | Today, programs are executed using multiple threads. When multiple threads are used for execution, a context switch occurs when the threads are exchanged. The context switch saves the information necessary for the computation (context) to memory and retrieves the context of the next thread from memory. This process results in a large overhead. The context switch overhead can be reduced by using a on-chip cache, the context cache. In this study, we designed the context cache for multi-core RISC-V processors. The results were evaluated with and without the context cache. The proposed method reduces the overhead of context switches. | |
| キーワード | （和） | RISC-V / コンテキストスイッチ / マルチスレッド / マルチコア / / / / |
| （英） | RISC-C / Context switch / Multithread / Multicore / / / / | |
| 文献情報 | 信学技報, vol. 123, no. 450, CPSY2023-44, pp. 35-40, 2024年3月. | |
| 資料番号 | CPSY2023-44 | |
| 発行日 | 2024-03-14 (CPSY, DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2023-44 DC2023-110 |
|
| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2024-03-21 - 2024-03-23 |
| 開催地（和） | 壱岐の島ホール |
| 開催地（英） | Ikinoshima Hall |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2024 |
| テーマ（英） | ETNET2024 |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2024-03-DC-CPSY-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | マルチコアRISC-Vプロセッサ用コンテキストキャッシュの設計 |
| サブタイトル（和） | |
| タイトル（英） | Context Cache Design for Multicore RISC-V Processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | RISC-V / RISC-C |
| キーワード(2)（和/英） | コンテキストスイッチ / Context switch |
| キーワード(3)（和/英） | マルチスレッド / Multithread |
| キーワード(4)（和/英） | マルチコア / Multicore |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 山澤 彪 / Akira Yamazawa / ヤマザワ アキラ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ) |
| 第2著者 氏名（和/英/ヨミ） | 伊藤 務 / Tsutomu Itou / イトウ ツトム |
| 第2著者 所属（和/英） | 株式会社アクセル (略称： アクセル) Axell Corporation (略称： AXELL) |
| 第3著者 氏名（和/英/ヨミ） | 水頭 一壽 / Suito Kazutoshi / スイトウ カズトシ |
| 第3著者 所属（和/英） | 株式会社アクセル (略称： アクセル) Axell Corporation (略称： AXELL) |
| 第4著者 氏名（和/英/ヨミ） | 山﨑 信行 / Nobuyuki Yamasaki / ヤマサキ ノブユキ |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-03-22 10:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2023-44, DC2023-110 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.450(CPSY), no.451(DC) |
| ページ範囲 | pp.35-40 |
| ページ数 | 6 |
| 発行日 | 2024-03-14 (CPSY, DC) |
[研究会発表申込システムのトップページに戻る]