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| 講演抄録／キーワード | ||
| 講演名 | 2024-03-22 09:50 RISC-Vプロセッサのためのベクトル拡張と同時マルチスレッディングの融合 ○田中秀太朗・高田勝悟・中條拓伯（東京農工大）  CPSY2023-43 DC2023-109 |
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| 抄録 | （和） | ベクトルアーキテクチャでは命令列のチェイニングにより並列実行が可能だが，単一の命令流ではベクトル機能ユニットの使用率が低下する場合がある．ここに同時マルチスレッディング（SMT）を導入することにより，ベクトル機能ユニットの使用率を向上させ，近年需要が高まるAIアプリケーション等のデータレベル並列性の高いプログラムの高速化が見込まれる．本稿では，本研究室で2022年度に実装されたRISC-V SMTプロセッサであるB4SMTにベクトルアーキテクチャを追加することにより，ベクトル拡張とSMTを融合するB4SMT-Vの実装および評価を行った．行列乗算プログラムによってクロックサイクル数で比較した結果として，シングルスレッド動作と比較しSMTでは約53.8%にクロックサイクル数を削減することができた．また，ベクトルレジスタファイルの合計サイズが共通のもので比較した場合，SMTを用いることにより約73.7%に削減することができた． |
| （英） | In vector architectures, the potential for parallel execution lies in the chaining of instruction sequences. However, a singular instruction flow may lead to underutilization of vector functional units. The integration of Simultaneous Multithreading (SMT) presents an opportunity to enhance the efficiency of vector functional units, thereby expediting programs with high data-level parallelism, notably evident in AI applications, which have experienced higher demand recently. This study introduces B4SMT-V, a RISC-V Processor that integrates vector extension with SMT. Specifically, it extends the vector architecture onto B4SMT, a RISC-V SMT processor previously developed in 2022 in our laboratory. On matrix multiplication programs, SMT demonstrates a reduction in clock cycles approximately 53.8%, when compared with single thread execution. In addition, when compared with the same total size of vector register files, the use of SMT reduced the clock cycles to approximately 73.7%. | |
| キーワード | （和） | RISC-V / ベクトルアーキテクチャ / SMT / AI / / / / |
| （英） | RISC-V / Vector Architecture / SMT / AI / / / / | |
| 文献情報 | 信学技報, vol. 123, no. 450, CPSY2023-43, pp. 29-34, 2024年3月. | |
| 資料番号 | CPSY2023-43 | |
| 発行日 | 2024-03-14 (CPSY, DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2023-43 DC2023-109 |
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| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2024-03-21 - 2024-03-23 |
| 開催地（和） | 壱岐の島ホール |
| 開催地（英） | Ikinoshima Hall |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2024 |
| テーマ（英） | ETNET2024 |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2024-03-DC-CPSY-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | RISC-Vプロセッサのためのベクトル拡張と同時マルチスレッディングの融合 |
| サブタイトル（和） | |
| タイトル（英） | Integration of Vector Extension and Simultaneous Multithreading for a RISC-V Processor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | RISC-V / RISC-V |
| キーワード(2)（和/英） | ベクトルアーキテクチャ / Vector Architecture |
| キーワード(3)（和/英） | SMT / SMT |
| キーワード(4)（和/英） | AI / AI |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 田中 秀太朗 / Hidetaro Tanaka / |
| 第1著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第2著者 氏名（和/英/ヨミ） | 高田 勝悟 / Shogo Takata / |
| 第2著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 第3著者 氏名（和/英/ヨミ） | 中條 拓伯 / Hironori Nakajo / |
| 第3著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TUAT) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-03-22 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2023-43, DC2023-109 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.450(CPSY), no.451(DC) |
| ページ範囲 | pp.29-34 |
| ページ数 | 6 |
| 発行日 | 2024-03-14 (CPSY, DC) |
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