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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-12 16:25 Wavefront array構造のDNN推論回路に対するサイドチャネル攻撃を緩和するための算術マスキングの実装と評価 ○山崎大勝・吉田康太・福田悠太・藤野 毅（立命館大）  VLD2024-36 ICD2024-54 DC2024-58 RECONF2024-66 |
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| 抄録 | （和） | 深層学習(DNN)モデルの作成には膨大なコストがかかるため，訓練済みのモデルは重要な知的財産である．また、窃取したモデルを利用して誤動作を誘発する敵対的サンプルなどの攻撃などにも悪用されることから、モデルの保護はセキュリティの観点で重要である.特にエッジ AIの場合は，サイドチャネル攻撃などのハードウェアに対する物理攻撃も考慮する必要がある.例えば、デバイス上のメモリ内ではモデルパラメータを暗号化して保存することで保護できるが，推論時には復号した状態で演算回路内に格納されているため電力解析攻撃などが可能である.本稿では，DNNアクセラレータの１つであるwavefront arrayに対する相関電力解析によるモデル抽出攻撃の対策を行う．対策として推論時に乱数を追加することで，回路動作を変更することなく，わずかな遅延で対策を行える算術マスキングを提案する．実験ではFPGA実装されたwavefront arrayに対して相関電力解析を行った．その結果，消費電力波形50万トレース用いてもパラメータを特定できないことを示した． |
| （英） | Since training deep neural networks (DNNs) requires huge costs, trained models are important intellectual property. Therefore, it is necessary to keep the trained models secret. In particular, edge AIs, which perform DNNs' inference in local devices, are at risk of stealing DNN models via physical attacks because attackers can directly access the devices. Although encrypting model parameters is a basic countermeasure to these attacks, there is leakage via side-channel information during inference because they are decrypted before calculation. In this paper, we propose an arithmetic masking countermeasure to mitigate side-channel attacks against a wavefront array, one of the DNN accelerators. We expect to mask the intermediate state with random numbers by extending the matrix size by adding random numbers to the multiplicand and multiplier matrix. In the experiment, we performed correlation power analysis on the wavefront array with the countermeasure implemented on FPGA. As a result, we demonstrate that model parameter could not be identified even with 500,000 power consumption traces. | |
| キーワード | （和） | エッジAI / Wavefront array / 相関電力解析 / / / / / |
| （英） | Edge AI / Wavefront array / Correlation power analysis / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 250, RECONF2024-66, pp. 55-60, 2024年11月. | |
| 資料番号 | RECONF2024-66 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-36 ICD2024-54 DC2024-58 RECONF2024-66 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | Wavefront array構造のDNN推論回路に対するサイドチャネル攻撃を緩和するための算術マスキングの実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | Implementation and Evaluation of Arithmetic Masking to Mitigate Side-channel Attacks on Wavefront Array-based DNN Accelerator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エッジAI / Edge AI |
| キーワード(2)（和/英） | Wavefront array / Wavefront array |
| キーワード(3)（和/英） | 相関電力解析 / Correlation power analysis |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 山崎 大勝 / Hirokatsu Yamasaki / ヤマサキ ヒロカツ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第2著者 氏名（和/英/ヨミ） | 吉田 康太 / Kota Yoshida / ヨシダ コウタ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第3著者 氏名（和/英/ヨミ） | 福田 悠太 / Yuta Fukuda / フクダ ユウタ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第4著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-12 16:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2024-36, ICD2024-54, DC2024-58, RECONF2024-66 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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