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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-12 16:00 アービターPUFを組込んだ遅延検査容易化設計について ○三木勇人・四柳浩之（徳島大）・橋爪正樹（放送大）  VLD2024-39 ICD2024-57 DC2024-61 RECONF2024-69 |
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| 抄録 | （和） | 近年,偽造 IC の増加が電子機器の信頼性とセキュリティに対する主な脅威となっている. そこで, IC チップの信頼性とセキュリティ機能の向上のための技術として Physically Unclonable Function(PUF) が期待されてい る. PUF は,トランジスタの閾値や配線寄生容量などの製造時に発生するばらつきを利用して固有値を生成し, IC チップの個体識別を行うことができる. しかし,固有値生成を行うには PUF 回路を追加する必要があり,エリアオー バーヘッドが問題となる. そこで,遅延検査容易化設計に遅延型 PUF の 1 種であるアービター PUF を組み込む手法 を提案し,設計,面積評価とシミュレーションを行った. シミュレーションを行った結果,レスポンスが不定値とし て出力されたため,シミュレーション上で信号遷移が同時であるように設計されたことを確認した. また,アービ ター PUF を直接追加実装するよりもエリアオーバーヘッドが抑制可能であることも確認した. |
| （英） | In recent years, the increase in counterfeit ICs has become one of the main threats to the reliability and security of electronic devices. Physically Unclonable Function(PUF) has been proposed to improve the security and reliability of ICs. PUF can generate unique values by utilizing manufacturing variations such as transistor thresholds and wiring parasitic capacitances and can identify individual chips. However, the PUF circuit must be embedded to generate unique values, which increases the area overhead. This paper proposes a new design of an arbiter PUF embedded in a design-for-testability circuit. The delay elements in the delay testable circuit are also used for the arbiter PUF. We implement the proposed circuit and evaluate the area overhead. The simulation results confirmed that the response of the arbiter PUF is not predictable and depends on the device variations. We also confirmed that the area overhead can be reduced compared to separately implementing an arbiter PUF. |
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| キーワード | （和） | PUF(Physically Unclonable Function) / 遅延検査容易化設計 / 個体識別 / / / / / |
| （英） | PUF(Physically Unclonable Function) / Design-for-Testability / individual identification / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 249, DC2024-61, pp. 73-78, 2024年11月. | |
| 資料番号 | DC2024-61 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-39 ICD2024-57 DC2024-61 RECONF2024-69 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | アービターPUFを組込んだ遅延検査容易化設計について |
| サブタイトル（和） | |
| タイトル（英） | On design of a delay testable circuit with an embedded arbiter PUF |
| サブタイトル（英） | |
| キーワード(1)（和/英） | PUF(Physically Unclonable Function) / PUF(Physically Unclonable Function) |
| キーワード(2)（和/英） | 遅延検査容易化設計 / Design-for-Testability |
| キーワード(3)（和/英） | 個体識別 / individual identification |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 三木 勇人 / Hayato Miki / ミキ ハヤト |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシズメ マサキ |
| 第3著者 所属（和/英） | 放送大学 (略称： 放送大) The Open University of Japan (略称： OUJ) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-12 16:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2024-39, ICD2024-57, DC2024-61, RECONF2024-69 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.73-78 |
| ページ数 | 6 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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