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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-14 09:25 eFPGA IP向け論理セルアーキテクチャのNV化の提案 ○平賀啓三（ソニーセミコンダクタ）・瀬戸謙修・飯田全広（熊本大）・別所和宏（ソニーセミコンダクタ）  VLD2024-63 ICD2024-81 DC2024-85 RECONF2024-93 |
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| 抄録 | （和） | 組み込みFPGA(eFPGA) のハードIP からソフトIP への転換が求められる中，本研究では，従来のLookup Table（LUT）に代わるProgrammable AND element（PAE）という新しいプログラマブル論理セルアーキテクチャを不揮発化する手法を提案する．PAE は，LUT と同等のセル数で，コンフィギュレーションメモリを約半数に削減できることが確認されており，高実装効率を実現できる．さらに，Non-Volatile Intellectual Property（NVIP）を用いて，PAE で構成されたConfiguration Logic Block（CLB）を不揮発化することで，高速起動，低消費電力，高い信頼性，セキュリティを実現するeFPGA の提案が期待できる．特に，組込みシステムやネットワーク機器など，一度設置されると頻繁にアクセスできないようなシステムにおいて，その効果が期待できる．本研究では，40nm MTJ/CMOSハイブリッドプロセスを用いたPAE ベースのCLB の開発と，NVIP による不揮発化手法を提案する． |
| （英） | As eFPGAs (embedded FPGAs) are required to shift from hard IP to soft IP, we propose to make a new programmable logic cell architecture called PAE (Programmable AND element), which can replace LUT, non-volatile. It has been confirmed that PAE can reduce the configuration memory to about half of that of LUT with the same number of cells, thus achieving high implementation efficiency. Furthermore, by non-volatilizing the Configuration Logic Block (CLB) composed of PAEs using Non-Volatile Intellectual Property (NVIP), we expect to propose an eFPGA that achieves fast startup, low power consumption, high reliability and security.This is particularly promising for embedded systems and network equipments that, once installed, are hard to be accessed frequently. We propose a PAE-based CLB using a 40nm MTJ/CMOS hybrid process and a non-volatilization method using NVIP. | |
| キーワード | （和） | eFPGA / PAE / NVFF / NVLatch / / / / |
| （英） | eFPGA / PAE / NVFF / NVLatch / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 250, RECONF2024-93, pp. 204-209, 2024年11月. | |
| 資料番号 | RECONF2024-93 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-63 ICD2024-81 DC2024-85 RECONF2024-93 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | eFPGA IP向け論理セルアーキテクチャのNV化の提案 |
| サブタイトル（和） | |
| タイトル（英） | Proposal for NV of Logic Cell Architecture for eFPGA IP |
| サブタイトル（英） | |
| キーワード(1)（和/英） | eFPGA / eFPGA |
| キーワード(2)（和/英） | PAE / PAE |
| キーワード(3)（和/英） | NVFF / NVFF |
| キーワード(4)（和/英） | NVLatch / NVLatch |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 平賀 啓三 / Keizo Hiraga / ヒラガ ケイゾウ |
| 第1著者 所属（和/英） | ソニーセミコンダクタソリューションズ株式会社 (略称： ソニーセミコンダクタ) Sony Semiconductor Solutions Corporation (略称： SSS) |
| 第2著者 氏名（和/英/ヨミ） | 瀬戸 謙修 / Kensu Seto / セト ケンシュウ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ) |
| 第4著者 氏名（和/英/ヨミ） | 別所 和宏 / Kazuhiro Bessho / ベッショ カズヒロ |
| 第4著者 所属（和/英） | ソニーセミコンダクタソリューションズ株式会社 (略称： ソニーセミコンダクタ) Sony Semiconductor Solutions Corporation (略称： SSS) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-14 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2024-63, ICD2024-81, DC2024-85, RECONF2024-93 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.204-209 |
| ページ数 | 6 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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