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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-14 11:20 極低温状態での集積回路内配線におけるサイズ効果が遅延時間に与える影響 ○植田達矢・土谷 亮・井上敏之・岸根桂路（滋賀県立大）  VLD2024-70 ICD2024-88 DC2024-92 RECONF2024-100 |
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| 抄録 | （和） | 量子コンピュータにおいては，量子ビットの制御機能を集積回路化し，極低温環境で動作させることが期待されている． 一般的に，温度が下がるにつれ配線抵抗は室温環境に比べて減少し，それに伴い遅延時間も減少する． 極低温環境下では，電子の平均自由行程が長くなり，サイズ効果の影響で配線抵抗の減少が緩やかになる． 信号伝搬遅延は論理ゲートと配線遅延によって決まる．配線抵抗が十分小さければ論理ゲートによる遅延が支配的になる． しかし，極低温環境下では，サイズ効果の影響で配線遅延の見積りに誤差が生じる． サイズ効果による配線遅延の影響がどの程度の配線で無視できなくなるかは明確ではない． 本稿では，極低温環境下でのサイズ効果による配線遅延の影響がどの程度の配線で無視できないか評価した． RRRに基づく配線抵抗の場合と比較して，配線長が123 $mu$m の場合，遅延時間が10%の誤差，配線長が1000 $mu$m の場合，80.7%の誤差が生じること明らかにした． |
| （英） | In a quantum computer, it is expected that the control function of qubits will be integrated into an integrated circuit and operated in cryogenic environment. In general, as the temperature decreases, the wire resistance decreases , and the delay time also decreases accordingly. At cryogenic environment, mean free path of electrons become longer. The decrease in wire resistance becomes slower due to the size effect. The signal propagation delay is contains the gate delay and interconnect delay. If the wire resistance is sufficiently small, the gate delay is dominant. However, under cryogenic condition, the size effect causes error in the estimation of interconnct delay. It is not clear at what level of wire length the impact of size effect on interconnect delay becomes significant. In this paper, we evaluate the wire length at which the influence of size effect on interconnect delay under cryogenic condition becomes non-negligible. Compared to the case where wire resistance is based on the RRR, we found that there is a 10% error in delay time when the wiring length is 123 $mu$m, and there is an 80.7% error when the wiring length is 1000 $mu$m. |
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| キーワード | （和） | 極低温 / サイズ効果 / 遅延 / / / / / |
| （英） | Cryogenic / Size effect / delay / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 248, ICD2024-88, pp. 243-246, 2024年11月. | |
| 資料番号 | ICD2024-88 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-70 ICD2024-88 DC2024-92 RECONF2024-100 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 極低温状態での集積回路内配線におけるサイズ効果が遅延時間に与える影響 |
| サブタイトル（和） | |
| タイトル（英） | Impact of Size Effect on Delay Time of On-Chip Interconnects under Cryogenic Conditions |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 極低温 / Cryogenic |
| キーワード(2)（和/英） | サイズ効果 / Size effect |
| キーワード(3)（和/英） | 遅延 / delay |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 植田 達矢 / Tatsuya Ueda / ウエダ タツヤ |
| 第1著者 所属（和/英） | 滋賀県立大学 (略称： 滋賀県立大) University of Shiga Prefecture (略称： Univ Shiga Prefecture) |
| 第2著者 氏名（和/英/ヨミ） | 土谷 亮 / Akira Tsuchiya / ツチヤ アキラ |
| 第2著者 所属（和/英） | 滋賀県立大学 (略称： 滋賀県立大) University of Shiga Prefecture (略称： Univ Shiga Prefecture) |
| 第3著者 氏名（和/英/ヨミ） | 井上 敏之 / Toshiyuki Inoue / イノウエ トシユキ |
| 第3著者 所属（和/英） | 滋賀県立大学 (略称： 滋賀県立大) University of Shiga Prefecture (略称： Univ Shiga Prefecture) |
| 第4著者 氏名（和/英/ヨミ） | 岸根 桂路 / Keiji Kishine / キシネ ケイジ |
| 第4著者 所属（和/英） | 滋賀県立大学 (略称： 滋賀県立大) University of Shiga Prefecture (略称： Univ Shiga Prefecture) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-14 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | VLD2024-70, ICD2024-88, DC2024-92, RECONF2024-100 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.243-246 |
| ページ数 | 4 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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