| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2025-08-05 16:25 多出力論理セルPAE向けグラフマッチングベースのテクノロジマッピング ○岩崎凌大・木幡聡太・瀬戸謙修・飯田全広（熊本大）  CPSY2025-46 DC2025-46 RECONF2025-46 |
|
| 抄録 | （和） | SoC やASIC に組み込み可能なeFPGA は，構成メモリによる面積増加が課題となっている．この課題の解決を目的として，新しい論理セルとしてPAE Cell が提案された．PAE Cell は従来のLUT ベースの論理セルと比較して，少構成メモリかつ複数の出力持つという特徴がある．これにより，メモリ量と論理セル数の両面で面積効率向上が期待される．しかし，多出力論理セルに対応した既存のテクノロジマッピングには課題があり，特にPAE Cell の効果を十分に発揮する点でその課題は無視できないものであった．そこで本稿では，PAE Cell の内部構造に着目した。グラフマッチングベースのテクノロジマッピングを提案する．本手法では，面積優先手法と論理セル段数優先手法の2 種を提案する．評価の結果，セル数は従来の4-LUT に対して36.2% 削減し，構成メモリ数は67.9% 削減した．また両手法の比較から・これまで評価されていなかった面積と段数の間にトレードオフが存在することを確認した． |
| （英） | eFPGAs, which can be embedded in SoCs and ASICs, face the challenge of increasing area with the growing number of configuration memories. To address this issue, the PAE (Programmable-as-an-Element) Cell has been proposed as a new logic cell. Compared to conventional LUT-based logic cells, the PAE Cell is characterized by having fewer configuration memories and multiple outputs. This is expected to improve area efficiency in terms of both memory size and the number of logic cells. wever, existing technology mapping methods for multi-output logic cells have issues, particularly in fully leveraging the effectiveness of the PAE Cell, which cannot be ignored. Therefore, this paper proposes a graph-matching-based technology mapping method that focuses on the internal structure of the PAE Cell. In this work, we propose two methods: an area-priority method and a delay-priority (depth-priority) method. The evaluation results show that the number of cells was reduced by 36.2% and the number of configuration memories was reduced by 67.9% compared to the conventional 4-LUT. Furthermore, a comparison of the two methods confirmed a previously un-evaluated trade-off between area and depth. | |
| キーワード | （和） | テクノロジマッピング / PAE Cell / PA回路 / / / / / |
| （英） | Technology Mapping / PAE Cell / PA circuit / / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 144, RECONF2025-46, pp. 128-133, 2025年8月. | |
| 資料番号 | RECONF2025-46 | |
| 発行日 | 2025-07-28 (CPSY, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2025-46 DC2025-46 RECONF2025-46 |
|
| 研究会情報 | |
| 研究会 | CPSY DC RECONF IPSJ-ARC |
| 開催期間 | 2025-08-04 - 2025-08-06 |
| 開催地（和） | サンポートホール高松 |
| 開催地（英） | Sunport Hall Takamatsu |
| テーマ（和） | SWoPP2025: 並列／分散／協調システムとディペンダブルコンピューティングおよび一般 |
| テーマ（英） | SWoPP2025: Parallel, Distributed and Cooperative Processing Systems and Dependable Computing |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2025-08-CPSY-DC-RECONF-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 多出力論理セルPAE向けグラフマッチングベースのテクノロジマッピング |
| サブタイトル（和） | |
| タイトル（英） | A Graph Matching-Based Technology Mapping Method for Multi-Output Logic Cell PAE |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テクノロジマッピング / Technology Mapping |
| キーワード(2)（和/英） | PAE Cell / PAE Cell |
| キーワード(3)（和/英） | PA回路 / PA circuit |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岩崎 凌大 / Ryo Iwasaki / イワサキ リョオ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 木幡 聡太 / Souta Kohata / コハタ ソウタ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 瀬戸 謙修 / Kenshu Seto / セト ケンシュウ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-08-05 16:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | CPSY2025-46, DC2025-46, RECONF2025-46 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.142(CPSY), no.143(DC), no.144(RECONF) |
| ページ範囲 | pp.128-133 |
| ページ数 | 6 |
| 発行日 | 2025-07-28 (CPSY, DC, RECONF) |
[研究会発表申込システムのトップページに戻る]