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| 講演抄録／キーワード | ||
| 講演名 | 2025-12-05 14:50 可変クロック制御TDCを用いたFPGA上のパス遅延測定手法 ○高橋聖人・大竹哲史（大分大）  DC2025-104 |
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| 抄録 | （和） | 本稿では，FPGA上でスラックの異なるパス遅延を高精度に測定するため，可変クロック制御を用いた多段遅延線（TDL）型時間ディジタル変換器(TDC)を提案する．FPGA内蔵PLLの動的位相シフト（DPS）機能により高周波クロックの位相を細かく調整し，測定ウィンドウを任意に設定可能とすることで，キャリーチェーンの短縮と広い測定レンジの両立を図った．また，クロック切替回路IPを用いたクロック切替により，論理合成回路を経由しない低スキューなクロック供給を実現し，TDC出力の安定性を向上させた．Intel Cyclone V FPGAで16本のパスを評価した結果，各パスの遅延差を明瞭に識別でき，可変クロック制御TDCがFPGA上のパス遅延測定に有効であることを確認した． |
| （英） | In this paper, we propose a tapped delay line (TDL) based time-to-digital converter (TDC) with variable clock control for accurately measuring path delays with different slack values on FPGAs.By using the dynamic phase shift (DPS) function of an on-chip PLL, the phase of a high-frequency clock can be finely adjusted, enabling flexible placement of the measurement window and reducing the required carry-chain length.Furthermore, a dedicated glitch-free clock-switching IP is employed to supply a low-skew clock without passing through synthesized logic, improving TDC stability.Experiments on an Intel Cyclone V FPGA showed that the proposed variable-clock-controlled TDC can clearly distinguish the delay differences among 16 paths, confirming its effectiveness for path-delay measurement on FPGAs. | |
| キーワード | （和） | 時間ディジタル変換器 / FPGA / 遷移故障 / シリコンライフサイクルマネジメント / / / / |
| （英） | Time-to-digital converter / FPGA / transition fault / silicon lifecycle management / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 278, DC2025-104, pp. 18-23, 2025年12月. | |
| 資料番号 | DC2025-104 | |
| 発行日 | 2025-11-28 (DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2025-104 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2025-12-05 - 2025-12-05 |
| 開催地（和） | 国分パークプラザ２階会議室 |
| 開催地（英） | Kokubu Park Plaza 2F conference room |
| テーマ（和） | Winter Workshop on Safety（安全性に関する冬のワークショップ） 安全性、その他一般 |
| テーマ（英） | Winter Workshop on Safety |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2025-12-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 可変クロック制御TDCを用いたFPGA上のパス遅延測定手法 |
| サブタイトル（和） | |
| タイトル（英） | Variable-Clock Controlled TDC for Path Delay Measurement on FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 時間ディジタル変換器 / Time-to-digital converter |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 遷移故障 / transition fault |
| キーワード(4)（和/英） | シリコンライフサイクルマネジメント / silicon lifecycle management |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高橋 聖人 / Seito Takahashi / タカハシ セイト |
| 第1著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第2著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-05 14:50:00 |
| 発表時間 | 20分 |
| 申込先研究会 | DC |
| 資料番号 | DC2025-104 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.278 |
| ページ範囲 | pp.18-23 |
| ページ数 | 6 |
| 発行日 | 2025-11-28 (DC) |
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