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| 講演抄録／キーワード | ||
| 講演名 | 2026-01-27 15:00 Design and Implementation of a Verilog HDL Compiler to Accelerate RTL Simulation ○Lennart Trunk・Yuki Yagi・Kenji Kise（Science Tokyo）  VLD2025-69 RECONF2025-120 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | Verilog HDL is a widely adopted hardware description language for the design and simulation of register-transfer level (RTL) circuits. However, large-scale RTL simulation requires an immense amount of time, often acting as a bottleneck in the development cycle. The primary goal of this research is to accelerate simulation of RTL circuits designed using Verilog HDL. The result of this is the VCC compiler, which compiles a subset of Verilog HDL into C++. We demonstrate that restrictions to a subset of Verilog HDL and compile-time optimizations of VCC significantly reduce scheduling overhead and achieve significant RTL simulation acceleration. The evaluation compares VCC against Verilator, a widely used open-source simulator for Verilog HDL, in two environments and across three benchmarks that were designed in Verilog HDL and adjusted to fit VCC's limitations. In all benchmarks and environments, VCC demonstrated a higher simulation speed compared to Verilator. |
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| キーワード | （和） | / / / / / / / |
| （英） | VCC / Verilog HDL / RTL Simulation / C++ Compilation / Compiler Optimization / Verilator / / | |
| 文献情報 | 信学技報, vol. 125, no. 342, RECONF2025-120, pp. 12-17, 2026年1月. | |
| 資料番号 | RECONF2025-120 | |
| 発行日 | 2026-01-20 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2025-69 RECONF2025-120 |
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| 研究会情報 | |
| 研究会 | RECONF VLD |
| 開催期間 | 2026-01-27 - 2026-01-28 |
| 開催地（和） | キオクシア 横浜テクノロジーキャンパス Flagship棟 |
| 開催地（英） | |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2026-01-RECONF-VLD |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Design and Implementation of a Verilog HDL Compiler to Accelerate RTL Simulation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | / VCC |
| キーワード(2)（和/英） | / Verilog HDL |
| キーワード(3)（和/英） | / RTL Simulation |
| キーワード(4)（和/英） | / C++ Compilation |
| キーワード(5)（和/英） | / Compiler Optimization |
| キーワード(6)（和/英） | / Verilator |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | トルンク レナート / Lennart Trunk / トルンク レナート |
| 第1著者 所属（和/英） | 東京科学大学 (略称： 科学大) Institute of Science Tokyo (略称： Science Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 八木 優樹 / Yuki Yagi / ヤギ ユウキ |
| 第2著者 所属（和/英） | 東京科学大学 (略称： 科学大) Institute of Science Tokyo (略称： Science Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 吉瀬 謙二 / Kenji Kise / キセ ケンジ |
| 第3著者 所属（和/英） | 東京科学大学 (略称： 科学大) Institute of Science Tokyo (略称： Science Tokyo) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-01-27 15:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2025-69, RECONF2025-120 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.341(VLD), no.342(RECONF) |
| ページ範囲 | pp.12-17 |
| ページ数 | 6 |
| 発行日 | 2026-01-20 (VLD, RECONF) |
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