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| 講演抄録／キーワード | ||
| 講演名 | 2026-02-19 17:15 FPGA-based End-to-End Learned Image Compression Prototype ○Jing Wang・Heming Sun（YNU）  ITS2025-61 IE2025-76 |
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| 抄録 | （和） | 本報告は，ライブ映像を連続的に取得し，エンコーダSoC-FPGAボード（ZCU102）上で圧縮し，圧縮表現をEthernet経由でストリーミング伝送し，デコーダSoC-FPGAボード（ZC706）上で復号・再構成して表示する，FPGAベースのエンドツーエンド learned image compression（LIC）試作機について述べる。エンコーダでは，PYNQ上のOpenCVを用いてUSBウェブカメラから640×480フレームを取得し，カスタムPL analysis-transform IPで処理した後，PS上でrANSによりエントロピー符号化を行い，TCP伝送を行う。デコーダでは，PSがPetaLinux上でrANS復号を実行し，カスタムPL synthesis（inverse）transform IPによりフレームを再構成し，VDMAおよび標準のビデオ出力IPを介してHDMI出力系を駆動する。エンコーダ側のステージ境界に単調タイムスタンプを付与して計測を行い，さらに画面上の視覚的タイムスタンプ参照を用いてエンドツーエンドレイテンシを推定する。640×480のカメラ生フレームから導出した有効transform入力512×640に対し，現行98-DSP transform IPのスループットとして3.18 fpsを測定するとともに，エンコーダ側レイテンシ内訳を提示して現状のボトルネックを明らかにする。オンボードLinuxのhwmonレールを用いた電力ログ取得を実装し，パイプラインと時刻整合させた。最後に，現行アーキテクチャから示唆されるボトルネックとして，PS–PL間データ移動，CPU側rANSコスト，およびステージ間オーバラップの制約について議論する。 |
| （英） | This report describes an FPGA-based end-to-end learned image compression (LIC) prototype that continuously captures live video, compresses it on an encoder SoC-FPGA board (ZCU102), streams the compressed representation over Ethernet, and reconstructs and displays the video on a decoder SoC-FPGA board (ZC706). On the encoder, 640 ×480 frames are captured from a USB webcam using OpenCV on PYNQ, processed by a custom PL analysis-transform IP, and entropy-coded on the PS using rANS before TCP transmission. On the decoder, the PS performs rANS decoding on PetaLinux, a custom PL synthesis (inverse) transform IP reconstructs frames, and an HDMI output chain is driven through VDMA and standard video-out IP. We instrument encoder-side stage boundaries with monotonic timestamps and additionally estimate end-to-end latency using an on-screen visual timestamp reference. A throughput of 3.18 fps for the current 98-DSP transform IP with an effective transform input of 512 ×640, derived from raw 640 ×480 camera frames was measured, together with an encoder-side latency breakdown that exposes current bottlenecks. Power logging via on-board Linux hwmon rails is implemented and time-aligned with the pipeline. Finally, we discuss bottlenecks suggested by the current architecture—PS–PL data movement, CPU-side rANS cost, and limited inter-stage overlap. |
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| キーワード | （和） | learned image compression / FPGA-SoC / PYNQ / PetaLinux / / / / |
| （英） | learned image compression / FPGA-SoC / PYNQ / PetaLinux / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 356, IE2025-76, pp. 124-128, 2026年2月. | |
| 資料番号 | IE2025-76 | |
| 発行日 | 2026-02-12 (ITS, IE) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ITS2025-61 IE2025-76 |
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| 研究会情報 | |
| 研究会 | IE ITS ITE-MMS ITE-ME ITE-AIT ITE-SIP |
| 開催期間 | 2026-02-19 - 2026-02-20 |
| 開催地（和） | 北海道大学 |
| 開催地（英） | |
| テーマ（和） | 画像処理、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | IE |
| 会議コード | 2026-02-IE-ITS-MMS-ME-AIT-SIP |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | FPGA-based End-to-End Learned Image Compression Prototype |
| サブタイトル（英） | |
| キーワード(1)（和/英） | learned image compression / learned image compression |
| キーワード(2)（和/英） | FPGA-SoC / FPGA-SoC |
| キーワード(3)（和/英） | PYNQ / PYNQ |
| キーワード(4)（和/英） | PetaLinux / PetaLinux |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 王 晶 / Jing Wang / オウ ショウ |
| 第1著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 第2著者 氏名（和/英/ヨミ） | 孫 鶴鳴 / Heming Sun / ソン カクメイ |
| 第2著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： YNU) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-02-19 17:15:00 |
| 発表時間 | 15分 |
| 申込先研究会 | IE |
| 資料番号 | ITS2025-61, IE2025-76 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.355(ITS), no.356(IE) |
| ページ範囲 | pp.124-128 |
| ページ数 | 5 |
| 発行日 | 2026-02-12 (ITS, IE) |
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