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| 講演抄録／キーワード | ||
| 講演名 | 2026-04-17 14:00 暗号半導体チップ裏面シリコン基板電位によるサイドチャネル攻撃に対する解析・評価 ○長谷川陸宇（神戸大）・門田和樹・弘原海拓也（セカフィー）・永田 真（神戸大）  HWS2026-1 |
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| 抄録 | （和） | 暗号半導体チップには暗号回路動作時に意図せず生じる物理情報を用いて回路内部の秘匿情報の獲得を目指すサイドチャネル攻撃の脅威が存在する。また、半導体チップの実装方法はワイヤボンディングを用いたフェイスアップ実装からボールグリッドアレイを用いたフリップチップ実装が主流に変化している。これはフリップチップ実装には低面積で実装可能であること、2.5D実装、3D実装といった先端実装技術への応用が可能であるなどといった強みが存在することによる。しかし、フリップチップ実装を採用することによりチップ裏面のシリコン基板が露出し従来存在しなかった攻撃対象となりえる。本稿では暗号回路として複数のAESコアを実装した暗号半導体チップをフリップチップ実装したテストデバイスを対象に実測とシミュレーションの両面からチップ裏面シリコン基板電位を用いたサイドチャネル攻撃に対する解析・評価を行った。その結果、シリコン基板電位によるサイドチャネル漏洩には局所性がある可能性を見出した。 |
| （英） | Crypto IC chips are vulnerable to side-channel attacks, which aim to extract secret information from internal circuit operations by exploiting unintentionally generated physical information during crypto processing. Also, semiconductor packaging technologies have shifted from conventional face-up packaging using wire bonding to flip-chip packaging employing ball grid arrays. This transition is driven by advantages such as reduced footprint and compatibility with advanced packaging technologies. However, the adoption of flip-chip packaging exposes the si-substrate on the backside of the chip, thereby introducing a new potential attack surface that did not exist in conventional implementations. In this study, we analyze and evaluate side-channel attacks exploiting backside si-substrate voltage on a crypto test chip that integrates multiple AES cores and is implemented using flip-chip packaging. We demonstrate that side-channel leakage through the si-substrate voltage may exhibit spatial locality. | |
| キーワード | （和） | サイドチャネル攻撃 / フェイスアップ実装 / チップ裏面電位 / AES / / / / |
| （英） | Side-channel attack / Face up implementation / Si-substrate backside voltage / AES / / / / | |
| 文献情報 | 信学技報, vol. 126, no. 4, HWS2026-1, pp. 1-5, 2026年4月. | |
| 資料番号 | HWS2026-1 | |
| 発行日 | 2026-04-10 (HWS) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | HWS2026-1 |
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| 研究会情報 | |
| 研究会 | HWS |
| 開催期間 | 2026-04-17 - 2026-04-17 |
| 開催地（和） | 富山県民会館 |
| 開催地（英） | Toyama Kenmin Kaikan |
| テーマ（和） | ハードウェアセキュリティ，一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | HWS |
| 会議コード | 2026-04-HWS |
| 本文の言語 | 日本語 |
| タイトル（和） | 暗号半導体チップ裏面シリコン基板電位によるサイドチャネル攻撃に対する解析・評価 |
| サブタイトル（和） | |
| タイトル（英） | Analysis and Evaluation of Side-Channel Attack by Backside of Si-substrate Voltage of Crypt IC Chip |
| サブタイトル（英） | |
| キーワード(1)（和/英） | サイドチャネル攻撃 / Side-channel attack |
| キーワード(2)（和/英） | フェイスアップ実装 / Face up implementation |
| キーワード(3)（和/英） | チップ裏面電位 / Si-substrate backside voltage |
| キーワード(4)（和/英） | AES / AES |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長谷川 陸宇 / Rikuu Hasegawa / ハセガワ リクウ |
| 第1著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 門田 和樹 / Kazuki Monta / モンタ カズキ |
| 第2著者 所属（和/英） | 株式会社セカフィー (略称： セカフィー) Secafy Co., Ltd. (略称： Secafy) |
| 第3著者 氏名（和/英/ヨミ） | 弘原海 拓也 / Takuya Wadatsumi / ワダツミ タクヤ |
| 第3著者 所属（和/英） | 株式会社セカフィー (略称： セカフィー) Secafy Co., Ltd. (略称： Secafy) |
| 第4著者 氏名（和/英/ヨミ） | 永田 真 / Makoto Nagata / ナガタ マコト |
| 第4著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-04-17 14:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | HWS |
| 資料番号 | HWS2026-1 |
| 巻番号（vol） | vol.126 |
| 号番号（no） | no.4 |
| ページ範囲 | pp.1-5 |
| ページ数 | 5 |
| 発行日 | 2026-04-10 (HWS) |
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