5月29日(木) 午前  物理設計1 座長: 小平行秀（会津大学） 08:30 - 09:45
(1) VLD	08:30-08:55	階層構造制約を伴うアナログフラアプラン手法の提案 VLD2014-1	○中武繁寿（北九州市大）
(2) VLD	08:55-09:20	チャネル分割によるプログラマブル遅延素子の特性検証 VLD2014-2	○室岡大二郎・永尾滉二・張　宇・中武繁寿（北九州市大）
(3) VLD	09:20-09:45	劣勾配法による半周近似配線長の解析的最小化 VLD2014-3	○香山聡太・宮下　弘（北九州市大）
	09:45-09:55	休憩　（ 10分 ）
5月29日(木) 午前  招待講演 座長: 池田誠（東京大学） 09:55 - 10:55
(4) VLD	09:55-10:55	［招待講演］半正定値緩和を用いたマルチパターニングリソグラフィ VLD2014-4	○松井知己（東工大）
	10:55-11:05	休憩　（ 10分 ）
5月29日(木) 午前  物理設計2 座長: 高島康裕（北九州市立大学） 11:05 - 11:55
(5) VLD	11:05-11:30	SystemCモデルから束データ方式による非同期式回路を合成する合成フローの提案 VLD2014-5	○小峰太一・齋藤　寛（会津大）
(6) VLD	11:30-11:55	半正定値緩和法を用いたLELECUTトリプルパターニングのためのレイアウト分割手法 VLD2014-6	○小平行秀（会津大）・松井知己（東工大）・横山陽子・児玉親亮（東芝）・高橋篤司（東工大）・野嶋茂樹・田中　聡（東芝）
	11:55-13:25	休憩　（ 90分 ）
5月29日(木) 午後  回路・ゲートレベル 座長: 中武繁寿（北九州市立大学） 13:25 - 15:05
(7) VLD	13:25-13:50	ゲートレベルパイプライン型自己同期回路のエラー耐性の評価 VLD2014-7	○崔　伝キ・池田　誠（東大）
(8) VLD	13:50-14:15	ゲートレベルデュアルパイプライン型自己同期回路によるWallace tree乗算器のSOTB65nmCMOSによる設計 VLD2014-8	○田村雅人・池田　誠（東大）
(9)	14:15-14:40	ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討 ○岡崎 剛、廣本 正之、佐藤 高史（京都大）
(10)	14:40-15:05	低電圧起動回路を用いた省電力チップ間非接触通信回路 ○佐川 善彦、廣本 正之、佐藤 高史（京都大）、越智 裕之（立命館大）
	15:05-15:15	休憩　（ 10分 ）
5月29日(木) 午後  設計技術・設計事例 座長: 島村光太郎（日立） 15:15 - 16:30
(11) VLD	15:15-15:40	多重ループの自動パイプライン化手法とその評価 VLD2014-9	○中辻裕亮・南部真宏・神戸尚志（近畿大）
(12)	15:40-16:05	圏論を用いた同期回路-ステートマシン対応の一般化 ○西村俊二、尼崎太樹、末吉敏則（熊本大）
(13)	16:05-16:30	リチウムイオン蓄電池の高精度残量予測システムの開発と実装 ○林 磊、河原林直記、福井正博（立命館大学）

問合先と今後の予定
VLD	VLSI設計技術研究会（VLD）   [今後の予定はこちら]
	問合先	中武 繁寿（北九州市大） E-: k-u
	お知らせ	◎VLD研究会ホームページもご覧下さい． http://www.ieice.org/~vld/
IPSJ-SLDM	システムとLSIの設計技術研究会（IPSJ-SLDM）   [今後の予定はこちら]
	問合先	杉原真（九大） Email sldm2013caitkshu-u
	お知らせ	◎SLDM研究会ホームページもご覧下さい． http://www.sig-sldm.org/

Last modified: 2014-04-16 17:36:10