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VLSI設計技術研究会（VLD）

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専門委員長		宇佐美公良 (芝浦工大)
副委員長		山田晃久 (シャープ)
幹事		小林和淑 (京都工繊大)，竹中崇 (NEC)

日時	2011年 9月26日(月)　14:00 - 17:35 2011年 9月27日(火)　09:20 - 12:00
議題	物理設計および一般
会場名	会津大学産学イノベーションセンター(UBIC) 3Dシアター
住所	965-8580 福島県会津若松市一箕町鶴賀
交通案内	JR会津若松駅よりバス/タクシーで約10分 (バスの本数少) http://www.u-aizu.ac.jp/access.html
会場世話人連絡先	会津大学コンピュータ理工学部小平行秀 0242-37-2776(会場)
他の共催	◆IEEE CAS Japan Chapter共催
お知らせ	◎初日の研究会終了後、懇親会を予定していますので御参加ください．
	◎郡山と会津若松間は、「快速あいづライナー」を御利用いただくと快適です.
	◎会津若松駅からのバスは本数が非常に少ないので、事前に時刻表で確認下さい.
著作権について	以下の論文すべての著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

9月26日(月) 午後レイアウト設計座長: 高島康裕(北九州市大) 14:00 - 15:15
(1)	14:00-14:25	A transistor-level symmetrical layout generation method for analog device VLD2011-40	○Bo Yang・Qing Dong・Jing Li・Shigetoshi Nakatake（Univ. of Kitakyushu）
(2)	14:25-14:50	CMOS Op-amp Circuit Synthesis with Geometric Programming Models for Layout-Dependent Effects VLD2011-41	○Yu Zhang・Gong Chen・Qing Dong・Jing Li・Bo Yang・Shigetoshi Nakatake（Univ. of Kitakyushu）
(3)	14:50-15:15	MSA: Mixed Stochastic Algorithm for Placement with Larger Solution Space VLD2011-42	○Yiqiang Sheng（Tokyo Inst. of Tech.）・Atsushi Takahashi（Osaka Univ.）・Shuichi Ueno（Tokyo Inst. of Tech.）
	15:15-15:30	休憩　（ 15分）
9月26日(月) 午後配置配線座長: 中村祐一（NEC） 15:30 - 16:20
(4)	15:30-15:55	Analytical Placement for Closed-Symmetrical Placement VLD2011-43	○Yasuhiro Takashima・Yusuke Oya（Univ. of Kitakyushu）
(5)	15:55-16:20	集合対間配線問題に関する一考察 VLD2011-44	○高橋篤司（阪大）
	16:20-16:35	休憩　（ 15分）
9月26日(月) 午後招待講演座長: 宇佐美公良(芝浦工大) 16:35 - 17:35
(6)	16:35-17:35	［招待講演］絆：正当な配線と素直な配置 VLD2011-45	○梶谷洋司（北九州市大）
9月27日(火) 午前再構成回路座長: 高橋篤司(阪大) 09:20 - 10:35
(7)	09:20-09:45	Network On Chipのリコンフィギュアブルレイアウト VLD2011-46	○中村祐一（NEC）
(8)	09:45-10:10	再構成可能デバイスMPLDの配置設計におけるネット単位ムーブ手法の検討と評価 VLD2011-47	○稲木雅人・中村政智・弘中哲夫（広島市大）・石黒　隆（太陽誘電）
(9)	10:10-10:35	FPGAを対象としたネットワークオンチップアーキテクチャの設計手法の提案 VLD2011-48	○方波見英基・齋藤　寛（会津大）
	10:35-10:45	休憩　（ 10分）
9月27日(火) 午前信頼性／プロセッサ／高位設計座長: 中武繁寿(北九州市大) 10:45 - 12:00
(10)	10:45-11:10	組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価 VLD2011-49	○綾部秀紀・吉村正義・松永裕介（九大）
(11)	11:10-11:35	パイプライン化アレイプロセッサによるSmith-Watermanアルゴリズムの高速化 VLD2011-50	○田中飛鳥・石川　淑・宮崎敏明（会津大）
(12)	11:35-12:00	Multi-Domain Clock Skew Scheduling-Aware High-Level Synthesis VLD2011-51	○Keisuke Inoue・Mineo Kaneko（JAIST）

講演時間
一般講演	発表 20 分＋質疑応答 5 分
招待講演	発表 50 分＋質疑応答 10 分

問合先と今後の予定
VLD	VLSI設計技術研究会（VLD） [今後の予定はこちら]
	問合先	小林和淑（京都工繊大） E-: bat Tel: 075-724-7452
	お知らせ	◎VLD研究会ホームページもご覧下さい． http://www.ieice.org/~vld/