Print edition: ISSN 0913-5685
Online edition: ISSN 2432-6380
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VLD2005-61
同位相構造に基づく特定用途を考慮したFPGAの相互接続遅延テスト
○矢葺光佑・大竹哲史・藤原秀雄（奈良先端大）
pp. 1 - 6
VLD2005-62
パス遅延故障を検出するための等距離遷移回路の提案
○趙 顯秀・吉田たけお（琉球大）
pp. 7 - 12
VLD2005-63
消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計
○田中 裕・米田友和・藤原秀雄（奈良先端大）
pp. 13 - 18
VLD2005-64
Minimal Set of Essential Lifetime Overlaps for Exploring 3D Schedule
○Mineo Kaneko（JAIST）
pp. 19 - 24
VLD2005-65
動作合成におけるチェイニングに関する考察
○貞方 毅・松永裕介（九大）
pp. 25 - 30
VLD2005-66
レジスタ分散・共有アーキテクチャを対象としたフロアプラン指向高位合成手法
○大智 輝・戸川 望・柳澤政生・大附辰夫（早大）
pp. 31 - 36
VLD2005-67
Pipelined Bipartite Modular Multiplication
○Marcelo E. Kaihara・Naofumi Takagi（Nagoya Univ.）
pp. 37 - 42
VLD2005-68
特定用途向け低ビット複合演算回路設計
○大窪啓太・朝利壮吾・矢野智則・神戸尚志（近畿大）
pp. 43 - 48
VLD2005-69
Prefix graph における遅延時間の見積もり手法について
○松永多苗子（福岡知的クラスター研）・松永裕介（九大）
pp. 49 - 54
VLD2005-70
加算器の消費電力の形式による比較
○水口貴之・味元伸太郎・橘 昌良（高知工科大）
pp. 55 - 59
VLD2005-71
統計的遅延解析におけるモデルと精度に関する一考察
○新田 泉・本間克己・澁谷利行（富士通研）
pp. 61 - 66
VLD2005-72
重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積り
○鈴木康成・マルタ ディナタ アンワル・戸川 望・柳澤政生・大附辰夫（早大）
pp. 67 - 72
VLD2005-73
オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化
○湯山洋一・小林和淑・小野寺秀俊（京大）
pp. 73 - 78
VLD2005-74
セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法
○飯塚哲也・池田 誠・浅田邦博（東大）
pp. 79 - 84
VLD2005-75
3次元集積回路のためのフロアプラン探索
○太田秀典（東京農工大）・山田敏規（埼玉大）・児玉親亮・藤吉邦洋（東京農工大）
pp. 85 - 90
今後、次の点を修正する予定です。(1)欠けている表紙画像・奥付画像を補完いたします。(2)欠けている発行日の情報を補完いたします。