電子情報通信学会技術研究報告

Print edition: ISSN 0913-5685

Volume 106, Number 113

VLSI設計技術

開催日 2006-06-22 / 発行日 2006-06-15

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目次

VLD2006-14
HW/SW協調合成におけるアプリケーションプロセッサの面積/遅延見積もり手法
○山崎大輔・小原俊逸・戸川 望・柳澤政生・大附辰夫(早大)
pp. 1 - 6

VLD2006-15
レイアウトに依存した電解メッキによる銅膜生成モデル
○福田大輔・松岡英俊・澁谷利行(富士通研)
pp. 7 - 12

VLD2006-16
しきい電圧のばらつきに依存しないCMOS基準電流源回路の検討
○根岸将史(中大)・高窪かをり(明大)・高窪 統(中大)
pp. 13 - 18

VLD2006-17
GAを用いた経路生成のための遺伝子型の設計
○稲垣 潤・水野敏忠・白川智昭・下野哲雄(北海道東海大)
pp. 19 - 23

VLD2006-18
Solution Space Reduction of Sequence Pairs using Model Placement
○Mineo Kaneko(JAIST)
pp. 25 - 28

VLD2006-19
等長配線制約を考慮したシーケンス・ペア法に基づくコンパクション手法
○松尾健彦(北九州市大)・木田圭治(ジーダット)・田代哲也・中武繁寿(北九州市大)
pp. 29 - 34

VLD2006-20
回路構成の小変更に即した再配置手法
○柳橋邦彦・高島康裕(北九州市大)
pp. 35 - 40

今後、次の点を修正する予定です。(1)欠けている表紙画像・奥付画像を補完いたします。(2)欠けている発行日の情報を補完いたします。

注: 本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります.


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