Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2008-1
［招待講演］FPGAを利用したHW/SW協調検証
○中村祐一・細川晃平（NEC）
pp. 1 - 6
VLD2008-2
Checker Circuit Generation for System Verilog Assertions in Prototyping Verification
○Mengru Wang・Shinji Kimura（Waseda Univ.）
pp. 7 - 12
VLD2008-3
局所変数を含むアサーションに対するモデルチェッキングのためのチェッカ生成
竹内 翔・○浜口清治・垣内洋介・柏原敏伸（阪大）
pp. 13 - 18
VLD2008-4
マルチプレクサの削減を目的としたバインディング改善手法
○小玉 翔・松永裕介（九大）
pp. 19 - 24
VLD2008-5
セレクタ論理を用いたバタフライ演算器の設計
○名村 健・戸川 望・柳澤政生・大附辰夫（早大）・外村元伸（大日本印刷）
pp. 25 - 30
VLD2008-6
スイッチング確率を考慮したprefix graph合成手法の改良について
○松永多苗子・木村晋二（早大）・松永裕介（九大）
pp. 31 - 36
今後、次の点を修正する予定です。(1)欠けている表紙画像・奥付画像を補完いたします。(2)欠けている発行日の情報を補完いたします。
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．