講演抄録/キーワード |
講演名 |
2008-07-18 15:05
極微細TaCx/HfSiONデバイスの性能および歪み効果に対するTaCx組成の影響 ○後藤正和・辰村光介・川中 繁・中嶋一明・市原玲華・吉水康人・小野田裕之・長友浩二・佐々木俊行・福島 崇・野町映子・犬宮誠治・青山知憲・小山正人・豊島義明(東芝) SDM2008-147 ICD2008-57 エレソ技報アーカイブへのリンク:SDM2008-147 ICD2008-57 |
抄録 |
(和) |
ゲートファーストプロセスにより作製した極微細TaCx/HfSiONデバイスにおいて、TaCx組成がもたらすデバイス特性への影響を詳細に調査した。その結果、TaCx中のTa組成プロファイル最適化により実現される適度なメタルゲート(Metal Gate)/高誘電率ゲート絶縁膜(High-k)界面反応が、High-k中の固定電荷抑制に効果的であり、デバイス特性の向上をもたらすことを明らかとした。さらに、High-k中の固定電荷抑制が、歪み印加効果の促進をもたらすことも明らかとした。絶縁膜中の固定電荷を排除したTaCx/HfSiONデバイスと、従来の歪み印加技術のStress Memorization Technique (SMT)、Stress Liner (SL)とを組み合わせることで、高性能な極微細Metal Gate/High-kデバイスの作製に成功した。 |
(英) |
We report TaCx/HfSiON gate stack CMOS device with simplified gate 1st process from the viewpoints of fixed charge generation and its impact on the device performance. Moderate Metal Gate / High-K dielectric (MG/HK) interface reaction is found to be a dominant factor to improve device performance. By optimizing TaCx composition, fixed charge free TaCx/HfSiON device is successfully fabricated. Also, we have demonstrated that the strain effect in deeply scaled devices can be enhanced by eliminating the fixed charges in HfSiON, for the first time. Utilizing Stress Memorization Technique (SMT) and Stress Liner (SL), Lg=35nm high performance TaCx/HfSiON devices is achieved. |
キーワード |
(和) |
メタルゲート / 高誘電率ゲート絶縁膜 / TaC / HfSiON / MOSFET / SMT / ストレスライナー / |
(英) |
Metal Gate / High-k / TaC / HfSiON / MOSFET / SMT / Stress Liner / |
文献情報 |
信学技報, vol. 108, no. 139, SDM2008-147, pp. 109-114, 2008年7月. |
資料番号 |
SDM2008-147 |
発行日 |
2008-07-10 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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