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| 講演抄録／キーワード | ||
| 講演名 | 2010-08-26 09:10 複数IPコア回路におけるスリープブロックの寄生容量を用いたチップ内電源共振雑音低減手法 ○金 鎮明・名倉 徹（東大）・高田英裕・石橋孝一郎（ルネサステクノロジ）・池田 誠・浅田邦博（東大）  SDM2010-124 ICD2010-39 |
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| 抄録 | （和） | 複数IP回路中にあるスリープブロックの寄生容量を用いた電源共振雑音低減手法を提案した．内部回路そのものが持っている寄生容量を用いて電源雑音を抑えるため、 既存のオンチップMOSゲートコンデンサより小面積ながらも効果的に電源雑音をキャンセルすることが可能である．0.18um CMOSプロセスを用いて試作したテストチップの実測結果から急激な電源が変動する場合とあるブロックをスリープ状態からアクティブ状態に遷移する場合に発生する電源共振雑音を各々43.3%と12.5%低減できることを確認した．このような結果から動的電源制御 (DVS) とパワーゲーティングを適用することにあたって速いパワーモード遷移が期待される． |
| （英） | This paper proposes an on-chip supply resonance noise reduction method for multi-IP cores utilizing parasitic capacitance of sleep blocks. It has smaller area penalty than conventional on-chip large MOS capacitors because we use parasitic capacitance of sleep blocks for noise cancelling. Measurement results show that the test chip fabricated in a 0.18um CMOS process achieved 43.3% and 12.5% supply noise reduction on the abrupt supply voltage switching and the abrupt wake-up of a sleep block, respectively. These results make fast power mode transition possible for dynamic voltage scaling and power gating. | |
| キーワード | （和） | 電源雑音 / 共振 / 寄生容量 / スリープブロック / DVS / パワーゲーティング / / |
| （英） | Power supply noise / resonance / parasitic capacitance / sleep block / DVS / power gating / / | |
| 文献情報 | 信学技報, vol. 110, no. 183, ICD2010-39, pp. 1-4, 2010年8月. | |
| 資料番号 | ICD2010-39 | |
| 発行日 | 2010-08-19 (SDM, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2010-124 ICD2010-39 |
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| 研究会情報 | |
| 研究会 | ICD SDM |
| 開催期間 | 2010-08-26 - 2010-08-27 |
| 開催地（和） | 札幌エルプラザ内男女共同参画センター |
| 開催地（英） | Sapporo Center for Gender Equality |
| テーマ（和） | 低電圧/低消費電力技術、新デバイス・回路とその応用 |
| テーマ（英） | Low voltage/low power techniques, novel devices, circuits, and applications |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2010-08-ICD-SDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 複数IPコア回路におけるスリープブロックの寄生容量を用いたチップ内電源共振雑音低減手法 |
| サブタイトル（和） | |
| タイトル（英） | On-Chip Supply Resonance Noise Reduction Method for Multi-IP Cores utilizing Parasitic Capacitance of Sleep Blocks |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 電源雑音 / Power supply noise |
| キーワード(2)（和/英） | 共振 / resonance |
| キーワード(3)（和/英） | 寄生容量 / parasitic capacitance |
| キーワード(4)（和/英） | スリープブロック / sleep block |
| キーワード(5)（和/英） | DVS / DVS |
| キーワード(6)（和/英） | パワーゲーティング / power gating |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 金 鎮明 / Jinmyoung Kim / キム ジンミョン |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo.) |
| 第2著者 氏名（和/英/ヨミ） | 名倉 徹 / Toru Nakura / ナクラ トオル |
| 第2著者 所属（和/英） | 東京大学大規模集積システム設計教育研究センタ (略称： 東大) VLSI Design and Education Center, the University of Tokyo (略称： Univ. of Tokyo.) |
| 第3著者 氏名（和/英/ヨミ） | 高田 英裕 / Hidehiro Takata / タカダ ヒデヒロ |
| 第3著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Design Platform Development Division, Renesas Electronics Corporation (略称： Renesas Electronics) |
| 第4著者 氏名（和/英/ヨミ） | 石橋 孝一郎 / Koichiro Ishibashi / イシバシ コウイチロウ |
| 第4著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Design Platform Development Division, Renesas Electronics Corporation (略称： Renesas Electronics) |
| 第5著者 氏名（和/英/ヨミ） | 池田 誠 / Makoto Ikeda / イケダ マコト |
| 第5著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo.) |
| 第6著者 氏名（和/英/ヨミ） | 浅田 邦博 / Kunihiro Asada / アサダ クニヒロ |
| 第6著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-08-26 09:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | SDM2010-124, ICD2010-39 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.182(SDM), no.183(ICD) |
| ページ範囲 | pp.1-4 |
| ページ数 | 4 |
| 発行日 | 2010-08-19 (SDM, ICD) |
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