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| 講演名 | 2012-03-06 10:35 ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価 ○大谷 拓・堀 遼平・北森達也・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2011-121 |
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| 抄録 | （和） | 当研究室では，ビア層をカスタマイズすることで任意の論理を実現可能なビアプログラマブルアーキテクチャVPEXの開発，研究を行ってきた．VPEXはASICと比較し，面積・遅延積は約2倍であることがわかっている．今回，VPEXの性能を他のストラクチャードASICアーキテクチャと比較するため，元智大学で提案されているVCLB(Via-Configurable Logic Block)と，面積及び速度性能の比較評価を行った．その結果，同じ速度性能の回路で比較すると，VPEXはVCLBの約半分以下の面積で回路を実装できることが明らかになった．しかしながら，高速な回路を実現するために，速度制約を厳しくしても，ある一定以上速度が向上しないという問題点があることがわかった．この原因追及のため，ドライブ能力の高いセルライブラリを用意して速度性能の改善実験を行った．また，性能指標の1つである消費電力見積もりを行うため，SPICEシミュレータによる見積もりを行った．加算器，カウンタ回路において比較を行った結果，ASICの約2倍から4倍の消費電力が必要であることがわかった． |
| （英） | We have been studying via programmable structured ASIC architecture “VPEX” which can realize arbitrary logic by customizing via layer. The area-delay product of VPEX is estimated as twice of standard-cell based ASIC. In this paper, the area and delay performance of VPEX are compared with other structured ASIC architecture VCLB (Via-Configurable Logic Block) which was proposed by H.H. Tuan in Yuan-Ze University. The evaluated results show that the circuit area of VPEX is less than half that of VCLB, when the identical benchmark circuits are composed on the same delay-performance conditions. However, the delay time of VPEX cannot be decreased even if logic synthesis is performed on smaller timing constraints. We prepared the test library in which some cell with high drivability is added, then some experiments for high speed performance are examined. In addition, we estimated power consumption of VPEX by SPICE simulator. The power consumption of VPEX is 2-4 times as large as that of ASIC when some adders and counters are evaluated. | |
| キーワード | （和） | ビアプログラマブル / ストラクチャードASIC / Exclusive-OR / / / / / |
| （英） | Via Programmable / structured ASIC / Exclusive-OR / / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 450, VLD2011-121, pp. 7-12, 2012年3月. | |
| 資料番号 | VLD2011-121 | |
| 発行日 | 2012-02-28 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-121 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2012-03-06 - 2012-03-07 |
| 開催地（和） | ビーコンプラザ |
| 開催地（英） | B-con Plaza |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Methodologies for System-on-a-chip |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance evaluation and Improvement of Via Programmable Logic VPEX |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブル / Via Programmable |
| キーワード(2)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 大谷 拓 / Taku Otani / オオタニ タク |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 堀 遼平 / Ryohei Hori / ホリ リョウヘイ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 北森 達也 / Tatsuya Kitamori / キタモリ タツヤ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 上岡 泰輔 / Taisuke Ueoka / ウエオカ タイスケ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第5著者 所属（和/英） | 名城大学 (略称： 名城大) Meijo University (略称： Meijo Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / |
| 第6著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-03-06 10:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2011-121 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.450 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2012-02-28 (VLD) |
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