講演抄録/キーワード |
講演名 |
2013-04-12 16:20
マルチビットアップセット耐性を有するNMOS内側レイアウトを用いた6T SRAM ○吉本秀輔・和泉慎太郎・川口 博・吉本雅彦(神戸大) ICD2013-23 エレソ技報アーカイブへのリンク: ICD2013-23 |
抄録 |
(和) |
本論文では,マルチビットアップセット耐性を有するNMOS内側レイアウトを有する6T SRAMセルレイアウトを提案する.提案レイアウトは,ソフトエラー耐性の低いNMOSを内側に配置することにより,MCUを低減出来る.65-nmプロセスを用いて1Mb SRAMを試作し中性子線照射試験を行った所,67-98%のMCUソフトエラーレートを削減出来る事を示した. |
(英) |
This paper presents a proposed NMOS-centered 6T SRAM cell layout that reduces a neutron-induced multiple-cell-upset (MCU) SER on a same wordline. We implemented an 1-Mb SRAM macro in a 65-nm CMOS process and irradiated neutrons as a neutron-accelerated test to evaluate the MCU SER. The proposed 6T SRAM macro improves the horizontal MCU SER by 67–98% compared with a general macro that has PMOS-centered 6T SRAM cells. |
キーワード |
(和) |
SRAM / ソフトエラー / マルチセルアップセット / 中性子 / ツインウェル / トリプルウェル / / |
(英) |
SRAM / Soft error / Multiple cell upset / neutron particle / twin well / triple well / / |
文献情報 |
信学技報, vol. 113, no. 1, ICD2013-23, pp. 121-126, 2013年4月. |
資料番号 |
ICD2013-23 |
発行日 |
2013-04-04 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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