Print edition: ISSN 0913-5685
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VLD2006-51
仕様書から検証シナリオを生成する手法
○大石亮介・松田明男・岩下洋哲・高山浩一郎（富士通研）
pp. 1 - 4
VLD2006-52
同値制約を考慮した第一階述語論理の決定可能なサブクラスによる等価性判定
○小澤弘明・浜口清治・柏原敏伸（阪大）
pp. 5 - 10
VLD2006-53
動的局所変数を含むアサーションに対する限定モデルチェッキング
○竹内 翔・浜口清治・柏原敏伸（阪大）
pp. 11 - 16
VLD2006-54
算術演算回路の形式的検証手法とその評価
○渡邉裕樹・本間尚文・青木孝文（東北大）・樋口龍雄（東北工大）
pp. 17 - 22
VLD2006-55
平衡構造に基づく階層テストにおけるテストプラン生成法
○川原侑大・市原英行・井上智生（広島市大）
pp. 23 - 28
VLD2006-56
マルチメディアコアの展開機能を利用したテストデータ圧縮・展開
○瀬戸原志典・中島佑介・市原英行・井上智生（広島市大）
pp. 29 - 34
VLD2006-57
ブロードサイドテストにおけるN回検出用テストパターンに対するX判定
○谷口謙二郎（九工大）・宮瀬紘平（JST）・梶原誠司・温 暁青（九工大）
pp. 35 - 40
VLD2006-58
Decision Diagram Data Structure to Represent Quantum Circuit
○Shigeru Yamashita（NAIST）・D. Michael Miller（Univ. of Victoria）
pp. 41 - 46
VLD2006-59
LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング
○高田大河・松永裕介（九大）
pp. 47 - 52
VLD2006-60
高速モードと低消費電力モードを有する２線式論理回路の設計手法
○森本薫夫・永田 真（神戸大）・瀧 和男（AIL）
pp. 53 - 58
VLD2006-61
メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング
○福田雄介・米田友和・藤原秀雄（奈良先端大）
pp. 59 - 64
VLD2006-62
動的再構成可能なプロセッサの自己テストに関する考察
○藤井昂志・市原英行・井上智生（広島市大）
pp. 65 - 70
VLD2006-63
束データ方式による非同期式回路の動作合成手法の提案
○濱田尚宏・小西隆夫・齋藤 寛（会津大）・米田友洋（NII）・南谷 崇（東大）
pp. 71 - 76
VLD2006-64
遅延ばらつきを考慮したデータパス合成に関する基礎的考察
○井上恵介・金子峰雄・岩垣 剛（北陸先端大）
pp. 77 - 82
VLD2006-65
Computational Complexity of Simultaneous Optimization of Control Schedule and Skew in Datapath Synthesis
○Takayuki Obata・Mineo Kaneko（JAIST）
pp. 83 - 88
今後、次の点を修正する予定です。(1)欠けている表紙画像・奥付画像を補完いたします。(2)欠けている発行日の情報を補完いたします。
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．