研究会開催プログラム - 2007-05-VLD-IPSJ-SLDM

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１日目のセッション終了後に懇親会を開催いたしますので，お誘い合わせの上ご参加下さいますようお願いいたします．

VLSI設計技術研究会（VLD）

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専門委員長		浜村博史
副委員長		石浦菜岐佐
幹事		澁谷利行，越智裕之

システムLSI設計技術研究会（IPSJ-SLDM）

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日時	2007年 5月10日(木)　13:30 - 17:00 2007年 5月11日(金)　09:30 - 15:00
議題	システム設計および一般
会場名	京大会館
住所	〒606-8305 京都市左京区吉田河原町15-9
交通案内	【新幹線の方】地下鉄烏丸線「丸太町駅」1番出口よりタクシー10分／【近県の方】京阪電車「丸太町駅」5番出口より徒歩10分 http://www.kyodaikaikan.jp/
著作権について	以下の論文すべての著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

5月10日(木) 午後アーキテクチャ座長: 浜口清治 (大阪大) 13:30 - 14:45
(1)	13:30-13:55	マトリックス型超並列プロセッサにおける変数のメモリ割り当て最適化手法 VLD2007-1	○小橋　晶・谷口一徹・坂主圭史・武内良典・今井正治（阪大）・中田　清（ルネサステクノロジ）
(2)	13:55-14:20	部分的なデータフォワーディング機構を持つプロセッサのための発見的命令スケジューリング手法	○稗田拓路・田中浩明・坂主圭史・武内良典・今井正治（阪大）
(3)	14:20-14:45	ディジタル変調に向いた演算機能を持つリコンフィギャラブル・アーキテクチャ VLD2007-3	○小林礼貴・谷口一徹・坂主圭史・武内良典・今井正治（阪大）
	14:45-14:55	休憩　（ 10分）
5月10日(木) 午後 Cベース設計事例座長: 石原亨 (九州大) 14:55 - 15:45
(4)	14:55-15:20	SystemCを用いた動的再構成可能プロセッサのモデル開発	上田浩司・○北道淳司・黒田研一（会津大）
(5)	15:20-15:45	大語彙連続音声認識用出力確率計算回路アーキテクチャの一検討 VLD2007-5	○橋本　丈・才辻　誠・神戸尚志（近畿大）
	15:45-16:00	休憩　（ 15分）
5月10日(木) 午後パネル討論 16:00 - 17:00
(6)	16:00-17:00	［パネル討論］高位合成を有効活用するか？活用をあきらめるか？ VLD2007-6	○福井正博（立命館大）・石浦菜岐佐（関西学院大）・泉　知論（立命館大）・山田晃久（シャープ）
5月11日(金) 午前検証／最適化 09:30 - 10:45
(7)	09:30-09:55	Automatic Generation of a Verification Environment for Hardware Units -- Application to a Bus Bridge Design -- VLD2007-7	○Rafael Kazumiti Morizawa・Hiroaki Iwashita・Koichiro Takayama（Fujitsu Labs.）
(8)	09:55-10:20	DAG カバリング問題の下限とそれを用いた厳密アルゴリズムについて VLD2007-8	○松永裕介（九大）
(9)	10:20-10:45	離散遅延値を持つPDEを用いたクロックデスキュー手法 VLD2007-9	○橋爪裕子・大谷直毅・高島康裕（北九州市大）・中村祐一（NEC）
	10:45-10:55	休憩　（ 10分）
5月11日(金) 午前算術演算回路 10:55 - 12:10
(10)	10:55-11:20	非同期単精度浮動小数点除算器の方式検討とFPGA実装 VLD2007-10	○廣本正之・高橋温子・神山真一・越智裕之（京大）・中村行宏（立命館大）
(11)	11:20-11:45	楕円曲線暗号に適したGF(2m)上のSIMD型MSD乗算器の設計 VLD2007-11	○奈良竜太・清水一範・小原俊逸・戸川　望・柳澤政生・大附辰夫（早大）
(12)	11:45-12:10	消費電力を考慮したprefix graph 合成手法について	○松永多苗子（早大）・松永裕介（九大）
	12:10-13:20	昼食　（ 70分）
5月11日(金) 午後微細化関連技術 13:20 - 15:00
(13)	13:20-13:45	A Flexible Power and Task Modeling for LSI Blocks	○Tatsuya Koyagi・Masahiro Fukui（Ritsumeikan Univ.）・Resve Saleh（Univ. of British Columbia）
(14)	13:45-14:10	統計的静的遅延解析による指定良品率を達成する最大遅延値見積もり手法 VLD2007-14	○古屋宏基・小平行秀・高橋篤司（東工大）
(15)	14:10-14:35	ハイレベルフロアプランシステムにおける電源配線最適化手法の提案	○林　孝之・川上善之・福井正博（立命館大）
(16)	14:35-15:00	ダミーフィルが配線の高周波特性に与える影響 VLD2007-16	○土谷　亮・小野寺秀俊（京大）

問合先と今後の予定
VLD	VLSI設計技術研究会（VLD） [今後の予定はこちら]
	問合先	澁谷利行 (Shibuya Toshiyuki) E-:bu Tel.044-754-2663(直通) 7112-6084(内線) メール番号:研31 株式会社富士通研究所) ITコア研究所) CAD研究部
	お知らせ	◎最新情報は、VLD研究会ホームページをご覧下さい。 http://www.ieice.org/~vld/
IPSJ-SLDM	システムLSI設計技術研究会（IPSJ-SLDM） [今後の予定はこちら]
	問合先